This dissertation focuses on the circuit designs of the receiver front-end architectures with embedded filters, which are suitable to implement in digital-friendly advanced CMOS process. Three receivers are proposed for multi-mode multi-band (MMMB) and software-defined radio (SDR) applications.
Firstly, a low-power interference-tolerance wideband receiver with post-LNA active N-path filter for RF channel selection is proposed for 802.1af/ah long-range Wi-Fi standards. By leveraging gain, noise, and filtering characteristics among the wideband LNA, high-Q active N-path filter, and reconfigurable analog baseband circuits, the proposed receiver achieves high gain, low noise, and high linearity with low power dissipation. The receiver provides narrow-bandwidth RF filtering with a small chip area. Implemented in a 40 nm CMOS process with the chip size of 1.1 mm x 2.25 mm, the full receiver shows a conversion gain of 84±1 dB and achieves NF from 3.4 to 3.9 dB in sub-GHz frequency bands. The measured in-band IIP3, out-of-band IIP3, and out-of-band IIP2 are -5.9, -0.5, and +62.5 dBm, respectively. The proposed receiver dissipates an average power of 41 mW.
Secondly, this dissertation presents a low power discrete-time (DT) receiver supporting three broadcast services FM, T-DMB and DAB. The proposed output current passive mixer is merged with a switched-capacitor filter (SCF) in current mode for high linearity, low power and low complexity. The filter performs the second-order low-pass filtering with anti-aliasing ratio up to 70 dB at 1.6 MHz bandwidth. The chip is fabricated in a 90 nm CMOS technology and dissipates 11 mA current from 1.2 V supply. The receiver shows 48 dB maximum gain, 60 dB gain control range, 2.7 dB noise figure, and -22/0 dBm IIP3 in LNA high/low gain mode.
Finally, a DT receiver for SDR applications is presented. The receiver chain includes a wideband LNA and high linearity current output passive mixers merged with SCFs to simplify analog circuitries and reduce power consumption. An RF transconductor with capacitive-peaking is proposed for the mixers to maximize the operating frequency. Implemented in a 0.18 μm CMOS process, the proposed receiver achieves a maximum voltage conversion gain of 41.2 dB, minimum NF of 3.8 dB, in-band IIP3 of -9 dBm, and out-of-band IIP3 of -6 dBm, respectively. The receiver operates from 0.7 to 2.4 GHz while dissipating 28-34 mA current from 1.8 V supplies.
무선 통신은 지난 몇 십년 간 급속도로 발전되어 왔다. 서비스의 증가는 많은 표준과 통신 가능한 핸드셋의 요구를 불러왔다. 멀티-모드 멀티-밴드(MMMB, multi-mode multi-band) 송수신기는 여러 개의 표준에 최적화 된 송수신기 설계를 합치는 것으로 구현된다. 그럼에도 불구하고 프로그램 가능한 소프트웨어-정의 라디오(SDR, software-define radio)은 꼭 필요하다. 소프트웨어-정의 라디오는 파수, 복조 방식, 그리고 신호의 대역폭 등을 소프트웨어를 통해 바꿀 수 있다. 본 학위 학위 논문은 디지털 친화적인 CMOS 공정에서 구현되기에 적합한 내장 필터를 포함하는 수신기 전단부의 회로 디자인에 초점을 둔다. 세 개의 수신기가 MMMB와 SDR 응용을 위해 제안되었다.
첫째로, RF 채널 선택을 위한 post-LNA 능동 N-path 필터를 포함하는 저전력 간섭 신호에 강한 광대역 수신기가 802.1af/ah 장거리 Wi-Fi 표준을 위해 제안되었다. 광대역 LNA, 높은 Q의 능동 N-path filter, 그리고 재설정 가능한 아날로그 기저 대역 회로들의 이득, 잡음, 그리고 필터링 특성을 극대화 시켜 제안된 수신기는 높은 이득, 낮은 잡음, 그리고 높은 선형성을 적은 전력 소모로 달성하였다. 이 수신기는 작은 칩 면적으로 좁은 대역폭의 RF 필터링을 제공한다. 40nm CMOS 공정에서 1.1mm x 2.25mm 칩 사이즈로 구현된 이 수신기 전체는 84±1 dB의 변환 이득, 그리고 3.4에서 3.9dB 사이의 NF를 준-GHz 주파수 대역에서 달성하였다. 측정된 in-band IIP3, out-of-band IIP3, 그리고 out-of-band IIP2는 각각 5.9, -0.5, 그리고 +62.5 dBm 이다. 이 제안된 수신기는 평균 전력 41mW를 소모한다.
두번째로, 본 학위 논문은 세개의 방송 서비스 FM, T-DMB, 그리고 DAB를 지원하는 저전력 이산-시간(DT, discrete-time) 수신기를 발표한다. 각 밴드의 수신 감도 요구사항을 충족시키기 위해, 세개의 LNA가 구현되었다. 제안된 믹서의 핵심부는 선형성을 향상시키기 위해서 common-gate 전류 버퍼로 terminate되었고, 저전력과 낮은 복잡성을 위해서 전류 모드의 switched-capacitor sampled filter와 결합되었다. 이 필터는 1.6MHz 대역폭에서 70dB 이상의 anti-aliasing 비율을 가진 2차 저역 필터이다. 이 칩은 90nm CMOS 공정에서 제조되었으며, 1.2V 공급 전압에서 11mA 전류를 소모한다. 이 수신기는 최대 48dB 이득, 60dB 이득 조절 범위, 2.7dB noise figure, 그리고 -22/0dBm IIP3를 LNA의 고/저 이득 모드에서 보인다.
마지막으로 SDR 응용을 위한 DT 수신기가 제안되었다. 이 수신기는 광대역 LNA와 기저 대역 전류 모드 스위치-캐패시터 필터들 (SCF, switched-capacitor filters)와 결합된 높은 선형성을 가진 전류 정류 수동 믹서를 아날로그 회로들을 간단하게 하고, 소모 전력을 줄이기 위해서 포함한다. 캐패시터-피킹 대역폭 확장 기술을 적용한 RF 트랜스컨덕터(RF TA, RF transconductor)가 수신기의 동작 주파수 영역을 극대화 하기 위한 믹서를 위해 제안 되었다. 0.18 μm CMOS 공정에서 제작된 이 제안된 수신기는 최대 41.2dB의 전압 변환 이득, 최소 3.8dB의 NF, -9dBm의 in-band IIP3, -6dBm의 out-of-band IIP3를 달성했다. 이 수신기는 0.7에서 2.4GHz 에서 동작하지만 1.8V 공급 전압에서 28-34mA 전류를 소모한다.
