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Investigation of Characteristics in Vertical Si Pillar-type FET with Asymmetric Source and Drain Resistances = 비대칭 소스 및 드레인 저항을 갖는 수직 실리콘 필러 형 트랜지스터의 특성 연구
서명 / 저자 Investigation of Characteristics in Vertical Si Pillar-type FET with Asymmetric Source and Drain Resistances = 비대칭 소스 및 드레인 저항을 갖는 수직 실리콘 필러 형 트랜지스터의 특성 연구 / Seungwook Lee.
저자명 Lee, Seungwook ; 이승욱
발행사항 [대전 : 한국과학기술원, 2018].
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MEE 18124

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초록정보

In this thesis, the transfer characteristics and low-frequency noise (LFN) as well as single transistor latch (STL) were investigated in a vertical Si pillar-type FET. The source resistance ($R_S$) and the drain resistance are inevitably different by reason of ion-implantation and metal contact process due to a vertical configuration. A forward mode (FM) and reverse mode (RM) of voltage sweep were employed by exchanging the source and the drain electrode. The drain current ($I_D$) was higher in the RM than the FM, due to relatively small $R_S$. In case of LFN, the effect of correlated mobility (CMF) was higher in the RM as well as the power spectral density of resistance fluctuation ($S_{RSD}$) was lower than that in the FM. In addition, $R_S$ was very well correlated with the $S_{RSD}$, which indicated that RS severely influence on the $S_{RSD}$. It is imperative to minimize the $R_S$ to suppress $S_{RSD}$. The STL and associated hysteresis was observed only in the RM. On the other hand, hysteresis was not observed in the FM despite STL occurred. The doping concentration at the source node should be high enough so that the generated holes do not escape. In addition, the window of latch voltage ($ΔV_L$) was affected by the series resistance.

서버와 같은 스토리지의 저장 공간 향상을 위해 높은 집적도가 필요하며, 이를 위해 소자의 소형화가 진행되고 있다. 하지만 트랜지스터의 크기 소형화에 따라 단 채널 효과(short channel effects)는 발생하며 개발에 한계가 오고 있다. 따라서 최근에 3D NAND 플래시 메모리와 같이, 트랜지스터를 수평적 구조에서 수직적 구조로 변경하면서 집적도 향상과 더불어 단 채널 효과를 개선시켰다. 이와 같이 수직적 구조의 소자가 중요해지고 있다. 하지만 구조적인 관점에서 수직 소자의 소스 및 드레인은 비대칭 저항을 갖게 된다. 이는 두가지 이유로 발생한다. 첫째, 소스와 드레인의 상이한 구조적 위치로 인해 불가피하게 서로 다른 에너지로 이온 주입이 필요하다. 둘째, 소스와 드레인의 전극에 연결되는 컨택과 채널 사이의 상이한 거리 차이이다. 즉 실리콘 필러 상부의 컨택과 채널 사이의 거리는 하부의 컨택과 채널 사이의 거리보다 짧게 되어 상부 저항이 하부 저항보다 작아지게 된다. 이 논문에서는 소스와 드레인 간 상이한 저항을 갖는 수직 실리콘 필러 형 트랜지스터에 대해 전달 특성과 저주파 잡음(LFN), 단일 트랜지스터 래치(STL)에 대한 특성을 연구한다. 첫째, 전달 특성의 경우, 높은 드레인 전류 ($I_D$) 조건 하에 소스 저항($R_S$)의 효과는 드레인 저항 ($R_D$)의 효과보다 총 저항에 대해 더 중요하다. 실제로 높은 $I_D$조건에서 $R_S$는 $V_{GS}$뿐만 아니라 $V_{DS}$에도 큰 전압 ($I_DR_S$) 강하를 초래하지만 $R_D$는 $V_{DS}$에만 영향을 미치기 때문이다. 또한 순방향 모드(FM)에서는 드레인 노드가 위치한 실리콘 필러의 상부가 도핑 농도가 높기 때문에 DIBL 현상이 관찰되었다. 참고로 DIBL은 소스와 드레인이 상호 교환된 역방향 모드(RM)에서는 감소하였다. 둘째, FM과 RM에서 LFN 특성을 조사한 결과, 캐리어 수 변동(CNF)과 상관성 이동성 변동 (CMF) 모델이 낮은 $I_D$조건에서 설명되었다. LFN은 높은 반전 층의 전하 밀도 때문에 FM보다 RM에서 더 높았다. 반면, 저항 변동 전력 스펙트럼 밀도($S_{RSD}$)는 RM에서 더 낮게 조사되었고, 이는 $R_S$가 $S_{RSD}$에 더 강한 영향을 미치는 것으로 확인되었다. 따라서, 실리콘 필러의 상부 영역을 소스 전극으로 설계하는 것이 $S_{RSD}$에 유리하다. 마지막으로, 게이트 전압의 더블 스윕 방법을 사용하여 FM과 RM에서 STL 현상과 그에 동반한 히스테리시스를 관찰하였다. RM에서는 히스테리시스가 발견되었지만, 래치 현상이 발생했음에도 불구하고 FM에서는 히스테리시스가 거의 없었다. 즉, 래치 업 전압($V_{LU}$)과 래치 다운 전압($V_{LD}$)은 FM에서 거의 동일하였다. 이는 소스 노드에서 낮은 도핑 농도로 인해 소스와 채널간 낮은 전기적 장벽으로 인해, 충격 이온화로 생성된 홀이 소스 노드로 빠짐에 따라 플로팅 바디에 저장할 수 없기 때문이다. 반대로, RM에서는 높은 전기적 장벽으로 인해 홀이 플로팅 바디에 저장됨에 따라 히스테리시스가 발생한다. 이 히스테리시스는 $V_{LU}$가 아닌 $V_{LD}$ 레벨에 따라 조정되며, 이는 외부 직렬 저항을 연결하여 재차 확인되었다.

서지기타정보

서지기타정보
청구기호 {MEE 18124
형태사항 ii. 33 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 이승욱
지도교수의 영문표기 : Yang Kyu Choi
지도교수의 한글표기 : 최양규
수록잡지명 : "Comprehensive Study on the Relation Between Low-Frequency Noise and Asymmetric Parasitic Resistances in a Vertical Pillar-Type FET". IEEE ELECTRON DEVICE LETTERS, Vol. 38, No. 8, pp.1008-1011(2017)
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 26-28
주제 Low-frequency noise (LFN)
forward mode (FM)
reverse mode (RM)
power spectral density of resistance fluctuation $(S_{RSD})$
source and drain resistance ($R_S$ and $R_D$)
single transistor latch (STL)
latch-down voltage ($V_{LD}$)
vertcial si pillar-type FET
저주파 잡음 (LFN)
순방향 모드 (FM)
역방향 모드 (RM)
저항 변동의 전력 스펙트럼 밀도 $(S_{RSD})$
소스와 드레인 저항 ($R_S$ 및 $R_D$)
단일트랜지스터 래치 (STL)
래치 다운 전압 ($V_{LD}$)
수직 실리콘 필러 형 트랜지스터
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