Recently, 3D structures devices such as FinFETs and vertical NAND device have been actively adopted in logic and memory devices. The atomic layer deposition (ALD) process is necessary to realize the 3D structure devices. However, the properties of ALD metal electrode have not been extensively studied, especially for band-edge work function metal. In this dissertation, we investigated the properties of the metal gate stack prepared by ALD for logic and memory devices. The effective work function (eWF) of Al-doped titanium carbide (TiAlC) metal electrodes demonstrated using ALD method shows a strong dependency on the underlying gate dielectrics. The ALD TiAlC has a low work function on the $HfO_2$ dielectric regardless of the process conditions, indicating that an $ALD-TiAlC/HfO_2$ gate stack is a promising candidate for 3D nMOSFETs. The titanium nitride (TiN) deposition via ALD was also performed using titanium chloride for the PMOS applications. The ALD TiN has a high work the function regardless of dielectric materials, whereas its eWF is affected by upper low resistive metal. Additionally, the gate stacks using the formation of interface dipole were proposed to make the high work function of ALD TiN. In the 3D charge trap flash (CTF) device, the gate electrode is composed by chemical vapor deposition tungsten (CVD W) using WF6 source for a low resistance and ALD TiN for high work function metal. In this case, the memory device is inevitably degraded by fluorine diffusion along the grain boundaries of TiN. The CTF device with CVD W electrode shows that erase and retention properties are significantly affected by fluorine. In order to systematically study the effects of fluorine from the CVD W process, the mechanism of deterioration of the charge trap device was clarified and the memory reliability was analyzed.
반도체 소자의 집적도 향상을 위해 3차원 구조 소자가 활발히 적용되고 있다. 3차원 소자를 구현하기 위해서는 원자층 증착 공정이 필수적이지만, 아직 원자층 증착을 이용한 일함수 금속에 대해 광범위하게 연구되어 있지 않다. 이에 본 학위 논문에서는 원자층 증착법을 이용하여 로직 및 메모리 소자에 적용 가능한 게이트 전극 연구를 수행했다. 엔형 반도체에 적용 가능한 게이트 전극을 얻기 위하여 원자층 증착을 이용하여 알루미늄이 주입된 탄화티탄을 증착하여 산화하프늄위에서 낮은 일함수를 확인했다. 또한, 다양한 유전체 위에서 일함수 변화를 확인하고 그 원인을 분석했다. 피형 반도체에 적용 가능한 게이트 전극을 얻기 위하여 사염화타이타늄 전구체를 이용 원자층 증착 질화티탄을 증착하여 높은 일함수를 확인했다. 하지만, 상부 금속에 따른 일함수의 변화를 확인하여 전기 쌍극자 형성을 통해 질화티탄의 높은 일함수를 유지하는 스택을 제안했다. 플래시 메모리 소자에서는 저항이 낮은 금속으로 육불화텅스텐을 이용 화학기상 증착 텅스텐과 높은 일함수 금속으로 원자층 증착 질화티탄으로 구성된다. 이때, 불소가 질화티탄의 결정립계를 따라 확산하게 되고 메모리 소자의 특성 변화를 확인했다. 따라서, 불소에 따른 메모리 소자의 열화 원인을 규명하고 메모리 신뢰성을 분석했다.
