Clock gating has now become a standard design practice, and it is generally applied during RTL design stage. RTL clock gating has two significant limitations: the designer has to provide a gating funtion; and registers whose gating functions are not specified are left ungated. Gate-level clock gating, which is proposed to resolve these problems, automatically inserts clock gating structures into a given netlist. It consists of three steps: extracting a gating condition for each flip-flop; register grouping which classifies flip-flops into multiple groups so that the flip-flops in a same group are gated together; and adding ICG cells and the gates required to implement a gating condition for each flip-flop group. We propose a method of extracting gating conditions through detection of cyclic paths which increases the number of gated flip-flops by reducing the overhead of gating logic. We also suggest balanced register grouping to reduce the number of ICG cells and fast estimation of gating logic power. Implementation of gating conditions with least amount of additional gates is also discussed.
오늘날 기본 디자인 플로우가 된 클럭 게이팅은 일반적으로 RTL 디자인 단계에서 적용되는데, RTL 클럭 게이팅은 게이팅 조건을 디자이너가 제공해야만 하고 조건이 기술되지 않은 플립플랍들에는 게이팅이 적용되지 않는다는 단점을 가진다. 이를 해결하기 위해 제안된 게이트 레벨 클럭 게이팅 기법은 주어진 넷리스트에 자동으로 클럭 게이팅을 적용하는 방법으로 크게 세 단계로 구성된다. 우선 각 플립플랍들의 게이팅 조건을 추출하고, 함께 게이팅이 적용될 플립플랍들을 그룹짓는 레지스터 그룹핑을 수행한 뒤, 마지막으로 각 그룹에 integrated clock gating (ICG) 셀들을 삽입하고 게이팅 조건을 구현한다. 본 학위 논문에서는 각 단계별로 기존 방법의 문제를 해결하기 위한 새로운 방법을 제안한다. 기존의 게이팅 조건 추출 방법은 게이팅 로직에서 소모하는 파워가 커서 게이팅을 적용할 수 있는 플립플랍의 수가 너무 적다는 한계를 가지는데 이를 극복하기 위해 순환 경로를 가지는 플립플랍들에 대해서 게이팅 로직을 거의 추가하지 않고 클럭 게이팅을 적용할 수 있는 게이팅 조건 추출 방법을 제안한다. 한편 레지스터 그룹핑은 파워를 최소화할 수 있도록 플립플랍들을 그룹짓는 문제이다. 기존의 그룹핑 방법은 간단한 탐욕 알고리즘을 사용하여 추가되는 ICG 셀들의 개수가 너무 많다는 단점을 가지는데 이를 극복할 수 있는 최대 가중치 매칭을 이용한 그룹핑 방법을 제안한다. 마지막 문제는 게이팅 로직 구현에 사용되는 게이트들의 수를 줄여 게이팅 로직에서 소모하는 파워를 절감하는 문제이다. 이를 위해서 이미 구현되어 있는 넷리스트 상의 논리 회로를 최대한 활용하여 게이팅 로직을 구현하는 factored form matching 방법을 제안한다.
