Through Silicon Via is one of the key elements of the next generation electronic, microelectromechanical systems (MEMS), and systems with high bandwidth interconnections. However, incorporation of TSVs, where the Cu via is formed via electroplating process and several processing steps at elevated temperatures are implemented, poses a significant challenge in maintaining device reliability due to the stress distribution introduced in silicon. The residual stress from the Cu deposition, thermal stresses from the processing steps at elevated temperatures, and stresses from the deposition of passivating overlayers can all affect the stresses in Si that can unexpectedly result in difference in mobility of the charge carriers. Therefore, finding the keep off zone, where the stress distribution near the Cu via is minimized, is of critical importance. In this work, In this study, local Si stress distribution near Cu TSVs with various via sizes with and without passivation layers were characterized using micro-Raman spectroscopy and compared against finite element modeling and analysis using technology computer-aided design software. Effects of thermal cycling on the local Si stress distribution around Cu TSVs were characterized after depositing transparent $SiO_2$ and SiN thin films (>11 layers) on top of Cu TSVs. Si stresses, which are dependent on TSV size and density, were characterized and discussed from the perspective of the microstructural change in the Cu TSV. This is the first report on using micro Raman method to non-destructively characterize and analyze the stresses in Si as a function of via size then again as a function of processing steps. It should be noted that the Cu TSVs explored in this study is in the range of 4-8 $\mu m$, which is practical dimension for high density 3-D memory packaging, known as high bandwidth memory, that is currently being developed in the industry.
무어의 법칙은 실리콘 반도체 기술 발전에 중요한 지표로 지배되어 왔다. 그러나 물리적 한계로 인해 기술적 난제를 극복하기 위해 나노 기술을 포함한 디바이스의 3차원 적층 기술 발전이 요구되고 있다. 3차원 적층 반도체 핵심 기술은 실리콘 수직 관통을 통한 구리 전극의 전기적 배선 연결이다. 그러나 구리와 실리콘은 큰 열팽창 차이로 인해 박막 간 들뜸, 크랙 등 많은 결함 발생으로 인해 기술적 어려움을 갖고 있다. 또한 수직 관통 주변에 수십 만개 이상의 트랜지스터들이 배치되고 있는데, 이때 열 응력으로 인한 불필요한 스트레스를 받게 됨으로써, 채널 영역 전하 캐리어의 모빌리티 변화량 증가로 인해 소자 특성이 열화 되고 있다. 따라서 본 학위 논문에서는 마이크로 라만 분광 기술을 가지고 수직 관통 전극 주변 미소 영역에서 열 응력에 기인된 실리콘 스트레스를 비파괴적인 방법으로 정량적으로 분석하고 스트레스 발생 메커니즘을 규명한다. 또한 수직관통 구조의 크기 변화 및 배치 밀도에 따른 채널 지역의 스트레스 특성을 분석 하였다. 이 연구 결과를 바탕으로 효과적인 3차원 메모리 디바이스 TSV 구조, 배치에 대해 제안한다.
