The transconductance compression near subthreshold regime observed in GaAs Floated Electron Channel Field Effect Transistor (FECFET) is investigated by the electron flux profile extracted from the drain current versus gate voltage measurement in the saturation region of operation and two-dimensional device simulation. PISCES-2B and MEDICI are used for the two dimensional simulation. The applicability of the simulators for the simulation of GaAs MESFET is studied taking into account the velocity enhancement effect with reducing gate length. It is demonstrated that PISCES-2B and MEDICI can be well utilized for both DC and AC device simulation of state-of-art GaAs MESFET although they have some limits in describing the effect of velocity overshoot in submicrometer gate length GaAs MESFET. It is shown that the transconductance compression of GaAs FECFET is caused by electron pile-up near the top vertex of void due to the non-uniform profile of transport parameters in the region. The drift mobility profile of GaAs active layer on the top vertex is obtained by the simple etch-and-measure experiment for confirming the non-uniform profile of transport parameters near the top vertex of void. The process sensitivity of the device performance of FECFET is analyzed by using the device simulation when key structure parameters of FECFET are changed. It is shown from the analysis that the optimal vertical distance between the top vertex and the ohmic front of FECFET is about 0.2 $\mu$m. When the metallized gate length becomes decreased, the current-gain cut-off frequency of FECFET becomes increased following the linear relationship with the inverse of the gate length. As the gate length becomes reduced down to 0.3 $\mu$m, the effect of gate fringe capacitance becomes evident and thus the increase of the cut-off frequency is saturated. In addition, the important DC parameters such as threshold voltage and transconductance are more sensitive to gate displacement relative to center position in case of the short gate length FECFET in comparison to that with longer gate.
갈륨비소 부동전자채널 전계효과 트랜지스터에서 발견되는 문턱전압이하 영역에서의 전달 콘덕턴스 감쇠현상을, 포화동작 영역에서의 드레인전류 대 게이트전압 측정으로부터 추출한 전자유속분포와 2차원 소자 시뮬레이션에 의해 해석하였다. 2차원 소자 시뮬레이션을 위해서 PISCES-2B와 MEDICI를 사용하였다. 게이트 길이 감소에 따른 전자속도 상승효과를 고려하여, 갈륨비소 금속접합 전계효과 트랜지스터의 시뮬레이션에 PISCES-2B및 MEDICI가 얼마나 유용하게 쓰일 수 있는 지를 조사하였다. PISCES-2B와 MEDICI가 서브마이크론 영역의 게이트 길이를 갖는 금속접합 전계효과 트랜지스터에서의 전자속도 급증현상을 기술하는 데에는 부족한 면이 있으나, 현재 사용되고 있는 금속접합 전계효과 트랜지스터의 DC 및 AC계산을 위해 잘 사용될 수 있다는 것을 보였다. 부동전자채널 전계효과 트랜지스터에서 발견되는 전달 콘덕턴스 감쇠현상이, 삼각형 모양의 빈 공간 윗부분에 있는 채널내의 불균일한 전자수송변수 분포로 인하여 전자들이 누적되기 때문에 발생하는 것임을 보였다. 삼각형 모양의 빈 공간 윗부분에 있는 채널에서의 전자이동도 분포를 간단한 식각과 측ℓㅍ피窩? 통해 구하였다. 부동전자채널 전계효과 트랜지스터의 소자 성능이 주요 구조 변수가 변할 때 얼마나 민감하게 변하는 지를 소자 시뮬레이션을 통해 분석하였다. 위의 분석결과 부동전자채널 전계효과 트랜지스터의 삼각형 모양의 빈 공간의 윗 꼭지점과 오믹층 윗부분 사이의 수직거리는 0.2 $\mu{m}$ 정도가 적당하였다. 또한, 게이트 길이가 줄어들 때 부동전자채널 전계효과 트랜지스터의 전류 이득 차단 주파수는 게이트 길이의 역수에 비례하여 증가함을 알 수 있었다. 게이트 길이가 0.3 $\mu{m}$ 정도로 줄어들면 게이트 프린지 정전용량이 증가하여 전류 이득 차단 주파수 증가를 둔화시켰다. 긴 게이트를 갖는 경우보다 짧은 게이트를 가질 경우, 문턱전압과 전달 콘덕턴스와 같은 중요한 DC변수들이 게이트의 위치변화에 더욱 민감함을 알 수 있었다.
