서지주요정보
K486 마이크로프로세서의 프리페치 유닛과 디코오더 유닛 설계 = Prefetch unit and decoder unit design for K486 microprocessor
서명 / 저자 K486 마이크로프로세서의 프리페치 유닛과 디코오더 유닛 설계 = Prefetch unit and decoder unit design for K486 microprocessor / 황윤호.
저자명 황윤호 ; Hwang, Yoon-Ho
발행사항 [대전 : 한국과학기술원, 1993].
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8003984

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MEE 93090

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초록정보

The i486 microprocessor includes five stage pipeline with an integrated 8-Kbyte cache. A variety of techniques associated only with RISC processor are used to execute the average instruction in 1.8 clocks. And most of frequently used instructions are executed in one clock cycle. The design of an efficient scheme is required to satisfy this specification, due to the requirement of complete compatibility of K486 processor with the i486 processor. The prefetch unit and the decoder unit are most important in this respect. Therefore prefetch, decode scheme and logic level circuits for fundamental operations, and more detailed schemes for jump instruction are given in this paper.

서지기타정보

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청구기호 {MEE 93090
형태사항 [v], 58 p. : 삽도 ; 26 cm
언어 한국어
일반주기 부록 : A, Decoder unit simulation 결과. - B, Prefetch unit simulation 결과
저자명의 영문표기 : Yoon-Ho Hwang
지도교수의 한글표기 : 황승호
지도교수의 영문표기 : Seung-Ho Hwang
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 수록
주제 Intel 80486 (Microprocessor).
Computers, pipeline.
Decoders (Electronics)
RISC microprocessors.
마이크로 프로세서. --과학기술용어시소러스
부호 해독기. --과학기술용어시소러스
파이프라인 처리. --과학기술용어시소러스
호환성. --과학기술용어시소러스
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