Recently, various novel functional materials, and scaled device fabrication techniques have emerged in the field of nano-electronics. Semiconducting single-walled carbon nanotubes (SWNTs) are considered to be some of the most promising semiconductors for FETs due to their advantages such as high electrical performance, yielding scalable, air-stability, and flexibility. In this dissertation, SWNTs are employed as p-channel semiconductors in FETs, integrated into structural engineering using CMOS process and flexible all p-type circuits through use of the cost-effective inkjet printing technique. Throughout the four parts of this paper, fabrication, engineering and analysis of carbon nanotube field-effect transistors (CNT-FETs) are discussed regarding purity, density and device structures.
In the first part, it is experimentally demonstrated high-yield, high-performance TFTs composed of a highly purified single-walled carbon nanotube (SWNT) network. A solution process for a highly separated 99.9% semiconducting SWNT solution is used to acquire a significant enhancement in transistor performance, such as a high on/off ratio, high mobility, and high yields close to 100%.
In the second part, the three-dimensional (3-D) fin-structured carbon nanotube field-effect transistors (CNT-FETs) with purified 99.9% semiconducting CNTs were demonstrated. In particular, the 3-D CNT-FETs are feasible for wafer-scale process-based circuit, improves the gate controllability thanks to the 3-D geometric advantage thereby resulting in the suppression of the short-channel effects (SCEs) such as the subthreshold swing (SS) and corresponding off-state leakage current.
In the third part, fully wrap-gated carbon nanotube (CNT) transistors with vertically suspended (VS) semiconducting single-walled CNTs, purified up to 99.9%, are demonstrated for the first time. Without a sacrifice of scalability, remarkably enhanced gate controllability and charge transport capabilities were achieved due to the geometrical advantage of the gate-all-around (GAA) structure with multiple channels. The VS channels were formed with the aid of a silicon-processed vertically integrated nanowire frame, offering high completeness and compatibility with silicon processes. This approach will increase the applicability of CNTs toward high-performance emerging materials.
In the fourth part, logic circuits composed of top-gate carbon nanotube thin-film transistors (CNT-TFTs) on a flexible polymeric (polyethersulfone, PES) substrate was demonstrated. Highly purified semiconducting CNTs (99.9%) are used for a channel in TFTs with an ultrathin poly (1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) (pV3D3) polymer gate dielectric, which was deposited by ‘initiated chemical vapor deposition (iCVD)’. Pattern delineation for electrodes was completed by use of ink-jet printing. The purified CNTs with high quality of the pV3D3 gate dielectric boost electrical performances. Thus, this research suggests potential for use in the production of low-cost and large-scale futuristic soft electronics.
지속적인 실리콘 트랜지스터의 소형화에 기인한 공정 및 특성의 한계를 극복하기 위하여, 혁신적인 대체 물질에 관한 연구가 활발히 진행되고 있다. 이 중에서도, 우수한 전기적 특성과 열적, 기계적 안정성을 가지는 탄소나노튜브 (carbon nanotube, CNT)는 고집적 컴퓨터의 구현 및 극한의 게이트 선폭 (Sub-10 nm) 기반의 CNT FET 실현에 관한 연구 결과에 힘입어, 2차원 채널 물질 기반의 실용적인 차세대 FET를 위한 유력한 물질로 각광받고 있다. 그러나 고순도 반도체 특성을 보유한 고 밀도 CNT 채널의 확보를 위해 요구되는 고 난이도의 정제 방법 및 전반적인 제조 공정의 가변성에 기인한 불안정한 전기적 특성들은 CNT FET의 상용화에 큰 걸림돌이 되고 있다. 이러한 문제점을 해결하기 위하여, 본 연구에서는 다음과 같이 네 파트로 구분하여 연구를 진행 하였다.
첫 번째 파트에서는 협력 연구를 통해 반도체성 탄소나노튜브의 반도체 성분이 99.9 %인 용액을 개발하였다. 우리는 이 용액을 이용하여 반도체 성분이 99.9 %인 탄소나노튜브 트랜지스터를 제작하였다. 제작된 반도체 소자의 수율이 100 %에 근접하였다. 99.9 %와 90.0 % 반도체성 탄소나노튜브 소자 특성을 비교하였으며, 90.0 % 탄소나노튜브는 금속 성질의 탄소나노튜브가 많기에, 증착 시간이 증가 할 수록 금속 성분을 띄는 탄소나노튜브들이 많이 연결되면서 off current가 증가하기 때문에 on/off 비율이 $10^1$ 이하로 감소하게 된다. 하지만, 99.9 % 반도체성 탄소나노튜브는 각각의 탄소나노튜브들이 대부분 반도체 특성을 띄기 때문에, 기본적인 트랜지스터의 transfer curve를 측정하였을 때, 90.0 % 탄소나노튜브에 비해서 on/off 비율이 $10^5$으로 큰 값을 가짐을 확인하였다.
두 번째 파트에서는 실리콘 CMOS 공정과 호환 가능한 8인치 웨이퍼 공정 기술을 이용하여 3차원 CNT FinFET (fin field effect transistor)를 세계최초로 개발하였다. 99.9%의 고순도의 반도체 특성을 보유한 탄소나노튜브(CNT)를 기반으로 제작된 3차원 CNT FinFET는 기존의 2차원 평면구조 기반의 CNT FET 대비 현저히 개선된 성능을 보여주었다. 또한 8인치 웨이퍼 상에 상용화된 CMOS 표준공정을 이용했기 때문에 실용성이 높다. 99.9%의 고순도의 반도체 특성을 보유한 CNT의 적용 및 3차원 FinFET 구조의 제작을 위하여 최적화된 공정의 결합은 차세대 고성능 FET의 실현 가능성을 제시한다.
세 번째 파트에서는 5층 직접 된 실리콘 나노선을 프레임으로 사용하여, 전면 게이트 구조의 다층 CNT 나노선 (vertically suspended (VS) semiconducting single-walled CNT) 트랜지스터를 제작하였다. 본 구조는 현재까지 알려진 구조들 중에 가장 상위 레밸의 전면 게이트 구조이며, 다층으로 직접 된 CNT를 채널로 사용하는 것 또한, 세계최초 이다. 추가적으로 CPD와 HVA 공정을 이용하여, 기존의 2D 평면 구조와 3D 번들 구조 보다 월등히 우수한 전기적 특성을 보였다. 이 구조를 이용하게 되면, 기존 실리콘 소자 대비, 매우 낮은 파워를 사용하는 모바일 디바이스의 향상을 가져 올 수 있다.
네 번째 파트에서는 잉크젯 프린팅 방법을 사용하여 플렉서블 기판에서 CNT 기반의 로직 회로 구현을 개발 하였다. iCVD 공정을 이용하여, 폴리머 기반의 얇은 절연막을 사용하여, 상온에서 대면적 플렉서블 기판에 제작 가능한 공정을 확보 하였다. 추가적으로 얇은 절연막과 잉크젯 기반의 제작 공정을 통하여, 높은 모빌리티와, 1000번 이상의 벤딩에도 견딜 수 있으며, 얇은 박막으로 인한 낮은 동작 전압을 확보하였다. CNT-FET 의 구조적 변화를 통하여 더 높은 에너지 효율 및 차세대 고성능 FET의 실현 가능성을 위한 청사진을 제공할 것으로 기대된다.
