We suggest methodology to estimate timing of custom digital design without slow SPICE simulation and logic verification methodology. Delay of logic gates that consists of transistors is different according to input vectors. We suggest method to estimate delay considering input vectors. To improve the accuracy of the propagation delay, we considered Miller capacitance. We applied the effective turn-on resistance of transistors which could be different due to the position of transistors. Also, we proposed the method can reduce the error of slew calculation compared to conventional slew calculation method, and we adjusted cell delay according to calculated slew. Due to the wire, delay can be added. We estimate the wirelength using the coordinate of cells and applied the propagation delay due to wire. Experimental result shows that the proposed timing simulation flow accelerated runtime about 500 times compared to SPICE simulation. Also, accuracy enhancement techniques reduced the error of delay estimation by 15\% averagely
이 논문에서는 실행 시간이 느린 SPICE 시뮬레이션을 대체할 수 있는 커스텀 타이밍 시뮬레이션 기법을 제안하였다. 트랜지스터 기반으로 구성된 로직 게이트들은 입력 조합에 따라 회로의 지연 시간이 달라지는데, 이를 고려하여 입력 의존 회로 지연 시간을 계산하는 방법을 제안하였다. 지연 시간 계산의 정확도를 높이기 위해 밀러 커패시턴스를 고려하였으며, 각 트랜지스터들이 직렬로 연결되었을 때 트랜지스터 위치에 따라 유효 저항이 달라지는 효과를 반영하였다. 또한, 입력 천이 시간에 따라서 로직 게이트의 지연 시간이 선형적으로 증가하는 효과를 반영하였으며, 기존의 입력 천이 시간 계산 방법 대비 적은 오차를 가지는 계산 방법을 제안하였다. 셀 간을 연결하는 배선에 의해서도 회로 지연 시간이 발생할 수 있는데, 셀의 위치 정보를 이용하여 배선의 길이를 예측하고 배선에서의 지연 시간을 반영하였다. 제안한 타이밍 시뮬레이션 기법을 적용한 결과, SPICE 시뮬레이션 대비 약 500배의 실행 시간 감소를 달성하였으며, 지연 시간 개선 방법 적용 결과 각 셀의 지연 시간 계산 오차를 약 15% 개선하였다.
