This paper proposes a novel architecture of time-to-digital converter (TDC) with wide input range for phase quantization in polar demodulators for electrical impedance spectroscopy (EIS) systems. The proposed TDC combines a counter-based TDC with cascaded fine stages and efficiently quantizes the phase component. Measurement results of the proposed TDC shows maximum phase error of 0.72 degrees from 1 kHz to 512 kHz input frequency and maximum phase error of 2.70 degrees when it covers up to 2.048 MHz, which is competitive to previous reported ones. Reconfigurability of interpolation factor and cascaded architecture greatly enhances hardware efficiency of the system with average power consumption of 7.5mW, which makes this work worth for system-on-chip (SoC) realization of EIS systems based on polar demodulators.
본 논문은 전기 임피던스 스펙트로스코피 (EIS) 시스템을 위한 넓은 입력 범위의 재구성 가능 시간-디지털 변환기(TDC)의 새로운 구조를 제안한다. 제안하는 TDC는 카운터 기반의 TDC를 두 개의 세부 시간-증폭단들이 캐스케이드 연결된 것과 결합하여 기존의 단일 시간 증폭단을 사용하는 방법보다 전력 소모, 칩의 넓이 등의 하드웨어 부담을 효율적인 방법으로 줄이며 변환률을 향상시킨다. 측정 결과는 1 kHz ~ 512 kHz의 입력 주파수에서 최대 0.72도의 위상 오차를 가지며, 2.048 MHz 입력 주파수까지 받아들일 경우, 최대 2.70도의 위상 오차를 가진다. 제안하는 새로운 TDC 구조에서는 증폭 계수를 재구성 가능하게 하고 시간-증폭단들을 캐스케이드 연결함으로 인해 7.5mW의 평균 전력 소비로 시스템의 하드웨어 효율을 크게 향상시킨다. 그러므로 극 복조(크기/위상) 측정을 기반으로 하는 EIS 시스템의 system-on-chip (SoC)의 구현에 크게 기여한다.
