Forward error-correction (FEC) codes have been widely applied to recover erroneous information without retransmitting the codeword. Due to the data integrity, the decoder of error-correction codes (ECCs) has been an essential hardware in various mobile applications such as wireless, optical and storage systems. Recently, more advanced coding systems having stronger error-correction capabilities are necessary to over-come the severe channel conditions. The decoding complexity, unfortunately, increases exponentially to sup-port such a strong error-correction. Moreover, the high-throughput decoder architecture gratifying the recent high-speed host interfaces necessitates massive-parallel operations, requiring the impractical hardware com-plexity and power consumption. To enhance the overall system performance, it is requested to develop novel optimization techniques that relax the hardware costs of the advanced ECC decoders.
In this dissertation, the hardware optimizations are studied to relax the decoding power and com-plexity in various ECCs. We consider BCH and LDPC codes and their extensions, which are actively applied to the communication systems. To reduce the hardware complexity of each coding system, the common hardware resources are gathered to eliminate redundant units as many as possible. The dedicated folding technique is proposed to reuse the processing elements without sacrificing the decoding throughput. In addition, the size of buffers that store the intermediate data is minimized by generating essential values without accessing the original codeword. For the energy-efficient decoding architecture, the number of on-chip memory accesses is minimized. Based on the channel condition, moreover, some processing resources are disabled to reduce the dynamic power when the channel is clean enough to correct all the error bits with the simplified computations.
For the fair comparison, the proposed optimization schemes are realized while targeting the same ap-plication, i.e., the storage system associated with MLC NAND flash memories. Moreover, the whole SoC platform including microprocessor, on-chip high-speed bus, programmable DMA, multi-threaded flash memory controller, high-speed external memory and interface controllers is designed to collaborate with the proposed ECC decoder. Based on the SoC platform, multiple prototypes are fabricated and verified in recent CMOS processes. As a result, the proposed algorithms contribute on the high performance coding system which is vastly superior to the state-of-the-arts in terms of error-correcting capability, decoding throughput, hardware complexity and energy-efficiency.
순방향 오류정정은 재전송을 하지 않고도 수신된 정보의 오류를 정정하는 기술로, 최근 무/유선 통신시스템 및 저장장치에 활발하게 적용되고 있다. 본 논문에서는 다양한 순방향 오류정정부호의 복호화기를 최적화하는 알고리즘을 제안하고, 이를 검증하기 위한 프로토타입 칩들을 기술하고 있다. 공통된 채널 환경으로 수요가 급증하고 있는 낸드 플래시 메모리를 선택하였으며, 통상적으로 사용되는 BCH 및 LDPC 부호가 최적화 대상으로 선택되었다.
먼저 BCH 복호화기의 하드웨어 복잡도 및 전력 소비를 절약하기 위해 다음 세 가지의 최적화 기법들이 제안되었다. 1) 공통된 연산자를 찾아내고 그들을 공유하여 병렬화된 연산들의 하드웨어 복잡도를 최소화 하는 기법. 2) 반복되는 연산을 중첩하여 사용되는 연산자를 최소화 하는 중첩-폴딩 기법. 3) 한 개의 오류만 존재하는 경우를 미리 검수하여 복호화 과정에 필요한 에너지를 최소화 하는 기법. 제안된 최적화 기법들이 적용될 경우 최대 70%의 하드웨어 복잡도 감소와 100배 적은 전력소비를 가능하게 한다.
강력한 오류정정능력이 필요한 경우, 기존의 BCH 복호화기는 그 복잡도가 수정가능 한 오류의 개수에 대하여 기하급수적으로 증가한다. 따라서 약한 BCH 구성부호들을 열과 행으로 엮은 후, 반복적인 복호화 과정을 통하여 비교적 낮은 복잡도에도 강력한 오류정정을 가능하게 하는 연접BCH 부호가 보고되고 있다. 기존의 연접 BCH 복호화기는 과도한 메모리 접근으로 복호화 과정에서 많은 에너지를 소비하는 문제를 해결하고자, 2차원 신드롬 계산 및 업데이트 기법을 새롭게 제안하였다. 제안하는 방식은 재귀적인 신드롬 연산과정을 새롭게 도출하여 메모리에 접근하지 않고도 반복적인 신드롬 계산을 가능하게 한다. 이를 통하여 기존대비 1/10 수준의 에너지만을 필요로 하는 연접 BCH 복호화기의 설계가 가능하다.
경-판정 오류정정부호의 한계를 뛰어넘고자 연-판정 오류정정부호인 LDPC 부호가 사용되곤 한다. 하지만 저장매체에서 연-판정 정보를 얻기 위해서는 메모리를 많게는 수십 차례 읽어야 하기에, 기존의 경-판정 정보를 얻는 경우에 비하여 많은 에너지를 필요로 한다. 본 논문에서는 현재의 채널 환경에 따라서 오류정정능력과 소비되는 에너지를 조절하여 항상 최적의 상황에서 동작하는 에너지-스케일러블 LDPC 복호화 방식을 새롭게 제안하였다. 또한, 이전에 사용된 비교결과들을 재사용하여 비교기의 개수를 30%이상 줄이는 새로운 트리구조를 개발하여, 궁극적으로 저면적 저전력 LDPC 복호화기를 위한 새로운 구조를 제안하였다.
제안된 최적화 기법들을 검증하기 위해서 다음과 같은 프로토타입 칩들이 설계되었다: 1) 6.4Gb/s의 복호화 속도를 실현한 multi-threaded 구조의 BCH 복/부호화기. 2) 100-비트의 오류를 정정하는 BCH 복호화기. 3) 고속 저전력 CBCH 복호화기. 4) 에너지-스케일러블 4KB LDPC 복호화기. 설계된 각 프로토타입 칩들은 기존의 구조들과 비교했을 때 오류정정능력, 전력소모, 복호화 속도, 하드웨어 복잡도 등 대부분의 성능지표에서 향상된 결과를 보여준다. 따라서 본 논문에서 제안하는 기법들은 진보된 순방향 오류정정 시스템을 필요로 하는 최근의 디지털 통신 시스템의 성능을 크게 향상시킬 수 있을 것으로 기대된다.
