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DC to 12.5Gbps continuous-rate and referenceless CDR circuit = DC부터 12.5Gbps까지 연속적 동작 및 기준 클럭 없는 클럭-데이터 복원 회로
서명 / 저자 DC to 12.5Gbps continuous-rate and referenceless CDR circuit = DC부터 12.5Gbps까지 연속적 동작 및 기준 클럭 없는 클럭-데이터 복원 회로 / Jong-Hyeok Yoon.
저자명 Yoon, Jong-Hyeok ; 윤종혁
발행사항 [대전 : 한국과학기술원, 2014].
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초록정보

The continuous-rate CDR circuit has been proposed to support Ethernet and other communication standards. The wide frequency range ring VCO or 2 LC VCO, however, are needed to cover the continuous-rate operation. The high phase noise or the huge area consumption is a trade-off in the previous researches. This proposed circuit achieves DC to 12.5Gbps continuous-rate CDR circuit with the only one LC VCO and the fractional divider. The radix-2 based fractional divider is implemented with the integer divider for the simplicity and the asynchronous clock based calibration loop is also implemented to alleviate the phase mis-match due to the poly phase filter and 8 phase generator. The proposed CDR circuit uses SRCG based FLL and removes the risk of the harmonic lock. In addition, the phase rotator based 4 parallel CDR structure is implemented to support the recent Ethernet and other communication standards with the other needed cir-cuits which are the analog front end, transmitter and so on. The proposed CDR is implemented in 90nm CMOS process. This continuous-rate and referenceless CDR circuit can operate with any input data-rate within 12.5Gbps without the external reference clock and the clean eye diagram can be shown at the transmitter output. The total power consumption of this CDR circuit is 560mW. The FoM of this is 7mW/Gb/s. The area consumption is 3.45mm2.

다양한 통신 속도를 하나의 칩으로 지원하기 위하여 연속적인 동작이 가능한 클럭-데이터 복원 회로가 제안되고 있다. 그러나 광활한 주파수 영역을 지원하기 위하여 광대역 ring VCO 또는 2개 이상의 LC VCO가 클럭을 생성하기 위해 필요한 단점이 있다. 이러한 구현은 또한 높은 위상 잡음 및 넓은 영역이 필요한 단점을 가진다. 본 연구에서는 1개의 LC VCO 및 분수 주파수 분주기를 이용하여 낮은 위상 잡음과 적은 영역 소모를 동시에 달성하고 매우 낮은 주파수에서부터 12.5Gbps까지 연속적인 동작이 가능한 클럭-데이터 복원 회로를 제안하였다. 보편적인 불연속 동작을 하는 클럭-데이터 복원 회로에 분수 주파수 분주기만을 추가함으로써 연속적인 동작 가능 능력을 확보하고, 분수 주파수 분주기로 인하여 생기는 문제를 비동기 클럭을 기반으로 하는 교정 루프를 이용하여 각종 위상 간격 불일치를 해결하였다. 외부에서 추가적인 오실레이터 없이 내부에서 비동기 클럭을 생성하여 사용하며, 이는 기준 클럭 없는 구현과 맞물려 외부에 어떠한 오실레이터도 없이 작동이 가능한 클럭-데이터 복원 회로가 구현되었다. 이더넷 및 기타 통신 규격들의 요구사항을 맞추기 위하여 아날로그 프론트 엔드 및 송신기를 포함하고, 위상 전환기를 기반으로 하는 병렬 채널 클럭-데이터 복원 회로가 구현되었다. 시뮬레이션 결과 모든 연속적인 전송 속도에서 에러 없이 클럭-데이터 복원 회로가 동작 가능하였고, 전체 파워 소모는 560mW이며 3.45mm2를 소모하였다.

서지기타정보

서지기타정보
청구기호 {MEE 14059
형태사항 v, 36 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 윤종혁
지도교수의 영문표기 : Hyeon-Min Bae
지도교수의 한글표기 : 배현민
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References : p. 33
주제 clock and data recovery
stochastic reference clock generator
continuous-rate
phase rotator based parallel channel
asynchronous clock based calibration loop
클럭-데이터 복원
통계적 기준 발진기
연속적인 전송 속도
위상 전환기 기반 병렬 채널
비동기 클럭 기반 교정 루프
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