Phase change memory (PCM) is a promising non-volatile memory device demonstrating high operation speed, low power consumption, robust cycling endurance, and so on. The data program and erase of a PCM device is accomplished by reversible current-induced phase transitions between the high resistive amorphous state (RESET) and the low resistive polycrystalline state (SET).
The current state of the art technology for PCM is facing two major technological challenges: i) how to minimize the RESET current for low power switching and ii) how to realize multilevel resistive states for maximum storage capacity. For the first issue of RESET current minimization, research efforts have focused on reducing the cell size, as the electric current required for a phase change is generally proportional to the material volume. Nevertheless, the currently available conventional photolithography is close to the intrinsic resolution limit, destined by the optical diffraction. The development of an alternative nanopatterning technology to complement conventional photolithography is an urgent requirement. Regarding the second issue of multilevel switching, various approaches have been exploited, such as finding new non-GST (Ge2Sb2Te5) material (In3Sb1Te2) showing inherent multilevel resistance property, adapting multilayer of phase change material, crystallinity control, and modulation of pulse condition. In the case of finding new non-GST material, the In3Sb1Te2 (IST) alloy is promising material to realize multilevel PCM. IST material has the advantage of multilevel data storage through a resistance difference that can be attributed to a change in crystal structure. For multilevel switching, the multilayer stacking of different chalcogenide layers may realize the desired multiple resistance levels with high stability. The discrete phase change conditions of different chalcogenide material layers offers clearly distinguishable and highly stable resistive states. This thesis contains the fabrication and characteristics of ultra high-density phase change memory based on various phase change materials via block copolymer lithography and ICP-RIE etching.
We report an ultra-high density nanopatterning and phase change memory performance of conical TiN/Ge2Sb2Te5 (GST)/TiN nanoarray prepared via block copolymer lithography and straightforward two-step dry etching with gas mixture of Ar (45sccm)/Cl2 (5 sccm) and Ar (45 sccm)/CF4 (5 sccm) gas mixture. Owing to the nanoscale cell dimension, the resultant conical cell array exhibited outstanding switching behavior and high speed operation. The created 30 nm scale phase change memory cell (aerial array density: ~207 Gbit/inch2) showed a threshold switching voltage of 1.1 V, a value compatible to conventional phase change memory cells. More significantly, the cell could be amorphized by a reset pulse of 1.8 V height and 100 ns width, where the reset current was 100 μA. Such a low reset current, presumably caused by nanoscale small cell dimension, is greatly beneficial for low power consumption device operation. Reversibly, the set operation was accomplished by crystallization with a set pulse of 1.2 V height, 100 ns width and 100 ns trailing. This work provides a significant step for low power consumption, and ultra-high density storage based on phase-change materials
We demonstrate the fabrication of mushroom-shape and ultra-high density phase-change memory (PCM) consisting of Cr/In3Sb1Te2 (IST)/TiN (bottom electrode) nanoarray via block copolymer lithography and straightforward single-step dry etching with gas mixture of Ar (45sccm)/Cl2 (5 sccm) on a novel high-performance transparent glass-fabric reinforced composite film (GFR Hybrimer), which can be used as a novel substrate for flexible devices. The use of GFR Hybrimer with low thermal expansion and flat surfaces enabled nanoscale patterning of functional phase change materials on a flexible substrate. Block copolymer lithography employing asymmetric block copolymer blends with hexagonal cylinderical self-assembled morphologies created hexagonal nanoscale PCM cell arrays with an areal density (~176 Gbit/inch2). Block copolymer lithography has never been employed to fabricate flexible device for PCM thus far. We also report a dry etching method of fabricating ultrafine IST nanoarrays with tens-of-nanometer size is provided for the realization of future ultrahigh density PCM, in which the use of a suitable hard mask, an optimum etching gas mixture, and process parameters for dry etching are specifically proposed.
We present mechanically flexible and multilevel switching phase change memory (PCM) material array consisting of Cr/Ge2Sb2Te5 (GST)/TiN/In3Sb1Te2 (IST) multistack nanoparticles prepared via block copolymer lithography and straightforward single-step dry etching with gas mixture of Ar (45 sccm)/Cl2 (5 sccm) on a novel high-performance transparent GFR Hybrimer. Block copolymer lithography employing asymmetric block copolymer blends with vertical hexagonal cylinder self-assembled morphology created nanoscale multistack PCM cell arrays with an areal density of ~176 Gbit/inch2. The electrical characterization of the nanoscale multistack PCM cells by conductive atomic force microscopy (C-AFM) demonstrated multilevel memory switching with discrete three resistive states [LRS-MRS-HRS]. The sequential phase change behaviors originated from different crystallization temperature during multilevel switching were confirmed by an in-situ heating TEM analysis and were supported by a finite element analysis simulation program of the temperature change.
차세대 메모리로서 갖추어야 할 대표적인 세 가지 특성은 비휘발성, 빠른 동작 스피드, 그리고 높은 집적도이다. 그러나 현재 활발히 개발되고 있는 DRAM 같은 경우, 빠른 동작속도와 집적도는 우수한 반면 휘발성이라서 전력이 공급되지 않으면 데이터가 없어지는 단점이 있고, Flash 메모리 같은 경우, 비휘발성과 높은 집적도는 만족하는 반면 동작 속도가 낮은 단점을 가지고 있다. 이를 보완하기 위해 차세대 비휘발성 메모리로 평가받고 있는 상변화 메모리에 대한 연구가 활발히 진행되고 있다. 상변화 메모리의 경우 비휘발성, 낮은 동작전압, 빠른 동작속도 등의 장점으로 인해 DRAM, Flash 메모리를 대체할 수 있을 것으로 평가되고 있다. 그러나 상변화 메모리도 풀어야 할 큰 과제가 남아있다. 바로 낮은 집적도 이다. 상변화 메모리 기술은 1970년도에 256 bit의 reprogrammable read-mostly-memory 시제품 선보인 이후 30년이 지난 2001년 인텔과 오보닉스사의 4 Mb OUM 시제품 개발을 시작으로 2010년 삼성전자가 65나노공정 512Mb 양산에 성공하였으며, 현재 가장 높은 집적도의 상변화 메모리는 2010년 Numonyx사의 G. Servalli에 의해 보고된 1Gb의 상변화 메모리이다. 현재 DRAM과 Flash 메모리의 저장 용량에 비해 턱없이 부족한 수준이다. 따라서 본 연구에서는 최초로 자기 조립이 가능한 블록공중합체 리소그래피 방법과 1단계 또는 2단계 건식식각 방법을 이용하여 대면적에 낮은 비용으로 대용량 상변화 메모리를 제작하는 방법을 제시하였다.
본 연구에서 사용된 상변화 재료 중 하나는 Ge-Sb-Te 삼원계 칼코게나이드 화합물이며, Ge-Sb-Te 삼원계 화합물 중 Ge:Sb:Te = 2:2:5 (at %) 조성을 가지는 Ge2Sb2Te5 (GST)의 경우 기타 조성화합물에 비해 상변화 메모리에 사용되기 위한 많은 장점들을 지니고 있다. Si 기판 위에 하부전극 TiN, GST, 그리고 상부전극 TiN을 순차적으로 적층하고 그 위에 블록공중합체 패터닝을 한 후 PMMA 부분을 선택적으로 제거하여 PS템플릿을 만든다. 여기에 사용된 블록공 중합체는 PMMA : PS = 7:3의 비율로서 정렬성이 개선된 블록공중합체를 사용하였다. 그 위에 e-beam evaporator를 이용하여 Cr을 증착 후 Lift-off과정을 거쳐 TiN/GST/TiN 위에 Cr dot (dot 사이 간격=60 nm, 직경=30 nm)을 형성하였다. 이렇게 생성된 Cr dot을 hard mask로서 사용하여 2단계 건식에칭을 통해서 제작하였다. 1단계는 Ar (45 sccm)/Cl2 (5 sccm)의 에칭 가스로 30초간 상부전극 TiN을 에칭하였다. 이때 TiN는Cr보다 두배 빠르게 에칭된다는 것을 확인하였다. 2단계는 Ar (45 sccm)/CF4 (5 sccm)의 에칭가스로 30초간 GST층을 에칭하였다. 2단계 에칭을 실시한 이유는 Ar (45 sccm)/Cl2 (5 sccm) 에칭가스가 GST층의 under-cut을 야기할수 있는데 이를 방지하기 위함이었다. 제작된 상변화 셀의 확인을 위해 투과전자현미경 실험을 수행하였다. 실험결과 하부전극 TiN/GST 상변화층 (직경 30nm) /상부전극 TiN이 완벽하게 제작되었으며, 조성분석결과 에칭이후에 조성의 변화가 없음을 확인하였다. 제작된 셀의 용량은 약 207 Gbit/inch2로서 현재 가장 높은 집적도라고 보고된 Numonyx사의 1Gb의 상변화 메모리에 비해 약 200배의 저장용량 증가를 가져왔다. 셀의 전기적특성은 conductive-AFM과 pulse generator를 이용하여 분석을 수행하였다. 그 결과 문턱전압(Vth)는 1.1 V, RESET 전류는 100 μA이었다. 이는 일반적인 lithography방법으로 제작한 소자에 비해서 상당히 작은 전류값임을 확인하였다. 소자를 동작시키기 위한 RESET조건은 1.8 V, 100 ns pulse width, 2.5 ns pulse tailing이고, SET 조건은 1.2 V, 100 ns pulse width, 100 ns pulse tailing임을 알아내었다. 또한 소자로 제작될 경우, passivation이 불가피한 관계로 SiO2로 passivation했을 경우 reset 전류의 변화를 알아보기 위해서 10 nm의 SiO2를 passivation했다고 가정하고 시뮬레이션 실험을 실시하였다. 실험결과 passivation했을 경우에 RESET전류가 약간 증가하는 것을 알아내었다.
본 연구에서 사용된 또 다른 상변화 재료는 In-Sb-Te (In3Sb1Te2-IST) 삼원계 칼코게나이드 화합물이며, Ge2Sb2Te5 보다 높은 결정화 온도를 가지기 때문에 Ge2Sb2Te5 에서 문제가 되는 비정질상의 안정성을 개선할 수 있을 것으로 기대하였다. In3Sb1Te2 조성의 경우 온도 범위에 따라서 InSb→In3Sb1Te2→InTe + liquid→liquid의 상변태를 보이기 때문에 멀티저항특성이 가능하다. 열적/화학적으로 안정한 Glass-fabric reinforced Hybrimer(GFR Hybrimer) 라는 플렉서블 기판위에 TiN (adhesion 층)-Pt(공통전극)-TiN(하부전극)-IST를 순차적으로 증착한다. 그 위에 블록공중합체를 이용하여 패터닝을 한 후 Cr 증착을 하고 lift-off과정을 거쳐서 Cr dot을 형성한다. 지금까지 IST물질의 에칭 가스가 보고된 적이 없으며, 예비 실험을 통해서 IST의 에칭율을 알아내었다. 실험결과 IST물질은 Ar (45 sccm)/ Cl2 (5 sccm)의 에칭가스로 에칭했을 경우 초당 2.5-3 nm 에칭되는 것을 확인하였다. Cr dot을 hard mask로 사용하여 20초 에칭하였을 경우 옆 셀과 분리되는 완벽한 셀을 제작할 수 있었다. SEM과 투과전자현미경 실험을 수행한 결과 셀간 간격은 65 nm 였고, 셀의 중간부분 직경은 30 nm 임을 확인하였다. 그 결과 플렉서블 기판위에 멀티저항 특성을 가지는 약 176 Gbit/inch2 용량의IST셀을 제작할 수 있었다.
마지막으로, 위 두 상변화 재료인 GST와 IST을 이용하여 멀티저항 특성을 나타내는 메모리를 플렉서블 기판 위에 구현하였다. GFR Hybrimer 플렉서블 기판 위에 TiN(adhesion 층)-Pt-TiN(하부전극)-IST-TiN(확산방지막)-GST를 순차적으로 증착하고, 그 위에 위에서 언급한 방법으로 Cr dot을 형성하였다. 셀 동작 중에 GST와 IST의 계면에 intermixing이 일어나 소자 fail이 일어나는 것을 막기 위해서 GST와 IST사이에 확산방지막(TiN)을 삽입하였다. Cr dot을 hard mask로 써서 Ar (45 sccm)/Cl2 (5 sccm) 에칭가스로 25초간 에칭하여 약 176 Gbit/inch2개의 셀을 제작하였다. 셀의 전기적특성은 conductive-AFM과 pulse generator를 이용하여 1 V부터 4 V까지100 ns (pulse width) / 100 ns (pulse tailing) 조건으로 pulse를 가하며 0.1 V 스텝으로 저항값을 측정하였다. 그 결과 1.0 ~ 2.3 V까지는 높은 저항값을 나타내었고, 2.3 ~ 2.7 V 범위에서는 중간 저항값을 나타내었다. 마지막으로 2.8 V 에서는 제일 낮은 저항값을 나타내었다. 그 이후 큰 전압에서는 다시 중간 저항값을 거쳐 최초의 큰 저항값으로 변하였다. 이 멀티저항 특성의 원리를 알아보기 위해서 실시간으로 가열하면서 투과전자현미경 연구를 수행하였다. 처음에는 GST와 IST두 층이 비정질이었지만, IST (290도) 에 비해 낮은 GST의 결정화 온도(160도)로 인해 250도에서는 윗 층의 GST가 먼저 결정화 되었다. 350도에서는 아래층의 IST도 결정화가 일어났다. 그 결과 SET 과정(고저항→중저항→저저항)의 원리는 결정화 온도 차이에 따른 순차적인 결정화로 인해서 멀티저항 특성을 나타내는 것을 알아내었다. RESET 과정 (저저항→중저항→고저항)은 melt-quenching의 원리이므로 실시간 가열 투과현미경실험으로는 melt-quenching실험이 불가능하므로 시뮬레이션 실험을 통해서 규명하였다. 두 층이 결정화 상태인 저저항 상태에서 2.8 V/100 ns를 가하면 두 층에서 발생하는 온도가 결정화 온도에 이르지 못하므로 여전히 결정화 상태인 저저항이 유지된다. 하지만, 3.0 V/ 100 ns를 가하면 GST영역은 녹는점 (630도) 이상으로 이르게 되어 melt-quenching되면서 비정질로 바뀌게 되지만 IST층은 여전히 결정화 상태로 남아 중저항 상태가 된다. 마지막으로 3.3 V를 가하게 되면 IST영역도 녹는점 (609도) 이상으로 되어melt-quenching되면서 비정질로 바뀌어 고저항 상태로 된다. 이렇게 시뮬레이션을 통해서 RESET과정을 증명하였다.
