As a solution to limitlessly growing demand on high speed, wide system bandwidth, and low power consumption, through silicon via (TSV) based 3-dimensional integrated circuit (3D-IC) has brought another era of technology evolution. In 3D-IC, semiconductor chips with different functions are stacked in multiple layers and integrated as a whole system. Signals are vertically transmitted through TSVs, which enables the shortest paths between the chips and maximized count by passing through the silicon substrates. Despite the attractive benefits of the technique, handling semiconductor wafers requires highly precise control in fabrication and integration.
One of the major challenges in TSV technique is to reduce signal loss in silicon substrate. TSVs are formed by copper filling in the etched spaces in silicon substrate with insulation layer that electrically isolates TSVs from the substrate. In high frequency ranges, signals couple through the insulation layer, causing degradation of signal transmission of the system. Additionally, since TSV based 3D-ICs are developed for application to commercialized products, the fabrication cost has to be minimized before proceeding to mass production. As solutions to the mentioned problems, various types of TSVs have been developed, such as, through silicon lining via (TSLV), through organic lining via (TOLV) and coaxial organic lining via (COLV). Each type of TSVs has unique structure and characteristics, which needs to be analyzed for appropriate applications according to the purposes.
As the system design aims for higher speed and wider bandwidth, the order of TSV count is increasing up to thousands. In order to fit in such large number of TSVs in a limited space of silicon substrate, diameter and pitch of TSVs have to be minimized. The scale-down of TSVs results in decreased yield level caused by various types of defects. The precision in existing fabrication process is insufficient to reach the acceptable level of reliability. Defect analysis in TSV channel is essential for advancement of fabrication process to produce highly precise and reliable products.
In this research, the equivalent circuit models for various types of TSV structures are proposed. All structures are designed and fabricated as GSG-type daisy-chain structure for experimental verification. The electrical characteristics are analyzed in frequency-domain by examining the effect of each circuit component in different frequency ranges. The eye-diagram measurement is conducted on the fabricated samples in different bit rates for comparison of signal transmission in various types of TSVs. In addition, possible defects in TSV channel are modeled and inserted as circuit components in the verified model of defect-free channel. The results from equivalent circuit model of the channel with defects are analyzed in frequency-domain, and as in defect-free model, daisy-chain with various types of defects are designed and fabricated for experimental verification. For open defects, reflection of the signal is more of a concern; hence, TDR waveforms are measured for open defect analysis. Finally, TSV channels with open defect in different locations are compared for application of the analyzed results to possible defect detection and isolation method.
지속적으로 높아지는 시스템의 성능을 충족시키기 위하여 실리콘 관통 비아 (through silicon via) 기반 3차원 집적 회로 (3D-IC) 기술 개발에 대한 관심도가 높아지고 있다. 3차원 집적 회로는 여러 기능을 하는 하는 칩들을 수직으로 쌓아서 하나의 시스템으로 구현하는 기술로서 칩간의 거리를 줄여 전력 소모를 크게 줄일 수 있고 고밀도로 시스템의 설계가 가능하게 된다. 또한 실리콘 기판을 관통하여 쌓인 칩들이 수직으로 연결되기 때문에 IO개수를 수천 개까지 늘려 TB/s 수준의 신호 전송이 가능하게 된다.
이러한 이점을 가지고 있는 기술에서 아직 개선되어야 할 문제점들 중에는 실리콘 관통 비아가 실리콘 기판을 관통하기 때문에 절연막이 있음에도 불구하고 고주파 에서는 실리콘으로 신호 손실이 발생하게 된다는 점이 있다. 신호 전송 속도가 빨라질수록 신호 손실이 더 커질 것이므로 이 문제점에 대한 해결 방안이 요구된다. 그리고 실제 제품에 기술이 적용되려면 제품이 양산되기 전에 제작 비용을 최소화 하여야 한다. 이러한 문제점들을 개선하기 위해서 다양한 구조의 실리콘 관통 비아가 연구되고 있는데 일반적인 TSV 외에 저가용 실리콘 인터포저를 위해 개발된 through silicon lining via (TSLV), through organic lining via (TOLV), coaxial organic lining via (COLV) 등이 있다. 다양한 구조의 TSV가 적절한 용도에 적용되기 위해서 각각의 장단점을 파악해야 하고 전기적 특성 분석이 필요하게 된다.
다양한 종류의 TSV가 개발되고 있는 가운데 시스템 성능에 대한 요구가 높아지고 있다. 더 높은 속도의 신호 전송을 위해서 IO 개수가 수천 개까지 늘어나야 하게 되는데 실리콘 기판의 공간은 한정되어있기 때문에 비아의 직경과 그 사이의 거리가 줄어들어야 한다. 크기가 작아질수록 공정과정에서 여러 종류의 결함이 발생할 가능성이 높아지게 되는데 대표적으로 층과 층 사이에서의 연결 결함, void 형성, 메탈간의 short 등이 제품의 신뢰성이 떨어뜨리게 된다. 그러므로 공정기술의 개선을 위해 각 종류의 결함이 어떠한 영향을 미치는지에 대한 분석이 필요하다.
본 연구에서는 여러 이점을 가지고 있는 3차원 집적 회로에서 핵심기술인 실리콘 관통 비아의 네 가지 종류에 대한 등가 회로 모델을 제시하고 각 구조를 데이지 체인으로 설계 및 제작해서 측정을 통하여 검증하고 분석하였다. 제작된 샘플의 단면에서 SEM사진을 통하여 측정한 치수와 알려진 물질정보를 수식에 적용하여 등가 회로 모델을 구성하는 각 요소의 값을 추출하였다. 모델의 검증은 주파수 영역에서 S-parameter를 추출하여 측정 결과와 비교하였고 제작된 각 샘플의 신호 전송 특성을 분석하기 위해 아이-다이어그램 측정도 하였다. 전송 속도를 10 Gbps까지 높여 ISI에 의한 아이-다이어그램의 변화를 확인하였고 어떤 구조에서 신호 손실이 얼마나 생기는지 수치적으로 나타내었다. 마찬가지로, 발생 가능한 여러 종류의 결함을 수식을 통하여 등가 회로 모델을 제시하고 검증된 무결함 구조의 모델에 추가하여 추출한 결과와 제작된 샘플의 측정 결과를 비교하여 검증하였다. 절연막 결함이 있는 채널에서는 전송되는 신호에 영향을 미치기 때문에 S21과 아이-다이어그램으로 분석하였고 연결 결함이 있는 채널에서는 전송되는 신호보다 반사되는 신호가 더 크기 때문에 S11과 TDR측정을 하여 신호 반사를 분석하고 이 결과를 이용한 결함 검출 및 분리 방법에 대한 가능성을 제시하였다.
