Most ASIC designs use edge-triggered flip-flops as sequencing elements for their simple timing model; this allows timing analysis and optimization at higher design abstract. However, the use of the slow and power-consuming flip-flops is one of the factors that cause a large gap between custom designs and ASIC designs. Level-sensitive latches, which are faster and have fewer transistors than flip-flops, cannot be used in ASICs for their complicated timing model. Pulsed-latches are latches driven by a brief clock pulse, which allows edge-triggered behavior. The clock pulse is generated by a pulse generator (or a pulser), which takes a normal clock with 50% duty cycle as an input Therefore, pulsed-latches are ideal sequencing elements for both low-power and high-performance ASIC designs due to its simple timing model, reduced sequencing overhead and smaller number of clocked elements.
In modern ASIC designs, clock network is responsible for 40-50% of total dynamic power consumption; a significant portion of the clocking power is consumed by flip-flops. Pulsed-latches have fewer transistors that are triggered by clock signal than flip-flops do, so using them benefits an appreciable amount of the clocking power. To further reduce the clocking power, we consider clock gating of pulsed-latch designs, called pulser gating. We formulate the problem of pulser gating synthesis where pulsers replace the conventional clock gating cells. Gating functions of latches are merged to reduce the amount of extra logic while gating probability is not sacrificed too much, which is also the objective of conventional clock gating synthesis. Only the latches that are physically close can be the candidates of this merge in pulser gating synthesis, which makes the problem challenging. A heuristic algorithm is proposed to solve this new problem. It considers the similarity of gating functions and extra literals for their implementation.
To improve the performance of pulsed-latch designs, we propose to use more than one pulse width. This approach, called pulse width allocation (PWA), reinforces time borrowing by the difference of pulse widths between launching and capturing latches, even though the possibility of time borrowing inherently available within a latch is deliberately ignored for the sake of simplifying the timing model. PWA can be combined with retiming to achieve even better performance with fewer extra latches than standard retiming. We formulate a combined retiming and PWA problem, and approach the problem with two solutions; an ILP for very small circuits, and a fast heuristic algorithm for circuits of realistic size. We assess the heuristic algorithm, using a number of circuits implemented in 45-nm technology, in terms of clock period, circuit area, and energy dissipation. The main drawback in using multiple pulse widths is the increasing risk of hold-time violations. These violations are fixed by introducing extra delay buffers, which can be a substantial overhead in some circuits. We also present the problem of minimizing the clock period through PWA and clock skew scheduling. The uncertainty due to increasing within-die variation limits the maximum skew that can be practically realized, which is known to be 10% of the clock period in existing works. Therefore, we combine a small number of different pulse widths with
clock skews of up to 10% of the clock period, to minimize the clock period; experimental results show that a minimum clock period can be achieved for many benchmark circuits. We present an algorithm for finding a minimum clock period, called PWCS Optimize, as well as the design flow, which consists of allocating pulsed-latches to particular pulsers, placement and routing, and synthesis of local and global clock trees.
본 연구는 펄스래치를 사용하여 기존 ASIC의 성능 및 전력소모를 효과적으로 줄이는 것을 목적으로 하였다. 펄스래치는 짧은 클락 펄스에 의해 구동되는 래치이다. 따라서 래치의 장점인 적은 전력소모 및 빠른 지연시간을 갖는 동시에 플립플랍과 같이 시간 분석이 용이한 이상적인 기억소자이다. 즉, 펄스래치는 빠른 플립플랍으로 근사할 수 있다. 이러한 특징 덕분에 플립플랍을 단순히 펄스래치로 치환한 후에 추가적으로 펄스래치에 클락 펄스를 공급해주는 펄스제너레이터(펄서)와 홀드타임을 해결하기 위해 딜레이 버퍼를 삽입해주면 기존 플립플랍 회로보다 빠른 동작속도를 갖는 펄스래치 회로를 얻을 수 있다.
단순히 플립플랍 회로를 펄스래치 회로로 변환하기만 해도 펄스래치의 클락 로드가 작기 때문에 클락에서 소모되는 전력을 줄일 수 있다. 클락의 전력소모는 전체 회로의 전력소모에서 상당히 큰 부분을 차지하기 때문에 이를 효과적으로 줄이기 위해 펄스래치 회로의 클락게이팅, 즉 펄서 게이팅을 제안하였다. 제안한 펄서게이팅에서는 추가적으로 클락게이팅셀을 사용하지 않고, 펄서에 있는 enable 핀을 이용하여 클락게이팅 구현이 가능하다. 기존 클락게이팅에서는 게이팅을 위해 필요한 로직의 오버헤드를 줄이기 위해 래치 간에 게이팅함수를 공유하게 되며, 로직의 오버헤드를 줄이면서도 게이팅될 확률이 크게 저하되지 않도록 래치 그룹을 정해주는 일이 중요하다. 펄서게이팅에서는 펄서와 래치간의 거리를 짧게 유지해야하는 추가적인 제약이 있기 때문에 기존 클락게이팅보다 문제가 더 어려워진다. 본 연구에서는 게이팅함수간의 유상성과 래치 그룹을 결정할 때 래치 간의 물리적 거리, 그리고 게이팅함수 구현시 필요한 로직의 오버헤드를 고려해주는 휴리스틱 알고리즘을 제안하였다. 45-nm 공정을 이용하여 실험하였으며 모든 벤치마크 회로에 대해 펄서게이팅을 적용한 결과 펄서게이팅을 적용하지 않은 펄스래치 회로에 비해 전력소모를 평균적으로 12.7% 더 줄일 수 있었다.
단일 펄스폭을 사용한 펄스래치 회로의 동작속도를 더욱 향상시키기 위해 하나 이상의 펄스폭을 할당하여 이로인한 시간빌리기를 활용하는 다중 펄스폭 할당을 제안하였다. 다중 펄스폭 할당은 사용가능한 펄스폭이 현실적으로 제한되며 불연속적인 시간빌리기만 가능하다는 한계가 있기 때문에, 이를 보완하고자 기존의 순차회로 최적화 기법인 리타이밍과 클락스큐스케줄링을 동시에 고려하는 기법을 제안하였다. 다중 펄스폭 할당과 리타이밍을 동시에 적용하는 문제의 이론적인 근거를 제공하기 위해 정수 선형 계획법을 위한 수식을 만들었다. 정수 선형 기법은 최적의 해를 찾을 수 있으나 수행시간이 매우 크기 때문에 이를 보완하기 위해 휴리스틱 알고리즘도 제안하였다. 또한 다중 펄스폭 할당과 클락스큐스케줄링을 동시에 적용하기 위해 휴리스틱 알고리즘도 제안하였다. 기존의 클락스큐스케줄링은 근래에 와서는 공정변이로 인해 구현 가능한 스큐값에 제한이 있기 때문에 그 효용성이 한정적이다. 하지만 스큐는 다중펄스폭할당과 달리 연속적인 시간빌리기가 가능하기 때문에, 두 방법을 동시에 고려하면 각 기법을 적용한 경우에 비해서 동작속도를 더욱 줄일 수 있었다. 또한 제한된 스큐를 적절히 사용함으로 인해 필요이상으로 큰 펄스폭을 할당하지 않아도 되어 홀드타임문제의 발생빈도를 억제할 수 있었다. 45-nm 공정 하에서 5 종류의 펄스폭을 이용하여 실험한 결과 모든 벤치마크 회로에 대해서 다중 펄스폭 할당을 적용한 경우 단일폭을 사용한 펄스래치 회로에 비해 클락주기가 16.4% 줄었으며, 다중 펄스폭 할당과 리타이밍을 적용한 경우에는 26.2%, 다중 펄스폭 할당과 클락스큐스케줄링을 적용한 경우에는 23.4% 줄어들었다.
