The oscillation performances of integrated CMOS VCOs become more important with the competitive development of wireless CMOS SOC(System-On-Chip) products. Even though CMOS process technology advances in operation frequency, the higher 1/f noise and hot-carrier noise of transistor make more difficult design high performance CMOS VCOs. For the design and optimization of integrated VCO using sub-micron CMOS process technology for wireless communication, this thesis releases three subjects, complementary Colpitts oscillator, asymmetric capacitance tank structure, and suppression of 1/f noise up-conversion with resistor damping, in Section III, IV and V, respectively.
In Section III for the better oscillation performances, a new compact complementary Colpitts oscillator topology in CMOS technology is introduced that is effectively composed of two components, a complementary N- & P-MOS transistor pair and an inductor, and requires no additional circuits for bias and buffer interfaces and the oscillation mechanism as a one-port model is analyzed. Based on the one-port analysis and the existing LTV phase noise model, the phase noise equation of the proposed complementary Colpitts oscillator is derived as the function of oscillation frequency, Q-factor of tank circuit and bias current. The phase noise equation provides the design guideline to optimize the phase noise of the proposed Colpitts oscillator, of which the property is proven with simulation and measurement results. The proposed Colpitts VCOs are fabricated using 0.35 $\mum$ CMOS technology for 2, 5, 6, and 10 GHz bands. Measurement shows that the phase noise is -118.1dBc at 1 MHz offset from 6 GHz oscillation while dissipating 4.6mA of current from 2.0V supply, which shows that the proposed complementary Colpitts oscillator has better oscillation performances than that of the conventional oscillators.
In Section IV, a phase noise optimization method with asymmetric capacitance tank structure is proposed, which adopts both advantages of previously reported $\emph{LC}$ tank optimization method, increasing$\emph{L/C}$ ratio and removing waste of inductance. Previously reported $\emph{LC}$ tank optimization approaches are summarized with its advantage and shortcoming. The proposed asymmetric capacitance tank structure is analyzed based on $\pi$-resonant circuit and the phase noise optimization principle is explained with supply voltage pushing and limitation. To prove the effectiveness of asymmetric capacitance tank structure, C-Colpitts oscillator with asymmetric capacitance tank is introduced and of which the phase noise property is investigated and proved with reported phase noise equation and experiment. Moreover, a differentially coupled C-Colpitts oscillator topology is proposed far better phase noise performance than that of the conventional $\emph{LC}$ differential oscillator. Measurement results of C-Colpitts oscillator with various tank combinations prove the merit of asymmetric capacitance tank structure. The measured best phase noise performance with optimal asymmetric capacitance combination shows 10dBc and 6dBc better performance than that with symmetric capacitance combination.
In Section V, a new method to suppress the 1/f noise contribution in oscillator using source damping resistor is proposed. The operational mechanism of proposed source damping resistor method is analyzed through circuit simulation with C-Colpitts and complementary LC differential oscillator topology. This analysis shows that the instant large current transition and instant current mismatch on the zero crossing of oscillation swing are the main reason increasing the 1/f noise up-conversion by distorting the waveform, and these large transition and mismatch can be suppressed with source damping resistor. To experimentally prove the usability of proposed noise suppression technique, two C-Colpitts oscillator with different damping condition are fabricated using 0.35$\mum$ CMOS technology. The measurement result proves that the proposed method works well in fabricated CMOS oscillator and there is +5.5dBc of phase noise improve at 10kHz offset frequency with the source damping resistor.
CMOS 공정기술의 발전으로 소자의 동작주파수가 높아졌음에도 불구하고 CMOS transistor 의 더 큰 1/f 노이즈와 hot-carrier 노이즈의 영향과 함께 실리콘 집적회로 공정에 본질적으로 내재하는 제한된 dimension 에서의 metal-line 저항성분, substrate 손실과 제한된 Q-factor 의 passive 소자로 인해서 완전집적형 고성능 CMOS VCO 의 설계는 더 어렵게 되었다. Section Ⅲ에서 sub-micron CMOS 공정을 이용한 보다 나은 성능의 집적형 VCO 의 설계 및 최적화를 위하여 새로운 구조의 하나의 인덕터와 상보성 N- & PMOS transistor 쌍으로 구성되어 등가적으로 두개의 소자로만 이루어진 complementary Colpitts(C-Colpitts) oscillator 제시되었다. 제안된 C-Colpitts oscillator 의 발진원리는 소신호 one-port oscillator model 을 이용하여 해석되졌으며, one-port 해석을 통해서 큰 negative conductance 가 직렬 $R_s-L_{tank}-C_g$ 공진회로를 통해서 제공되며 negative conductance 의 값은 $R_s-L_{tank}-C_g$ 공진회로의 $\omega$_(sr), 부근에서 peak 가 됨을 알 수 있었다. 제안된 C-Coplitts oscillator는 simple, complementary 및 큰 negative conductance 를 고려할 때, 고주파 및 저전력에서 고성능 발진에 적합함을 알 수 있다. C-Colpitts oscillator 의 phase noise 수식은 등가 one-port oscillator model 과 알려진 LTV phase noise model 로부터 유도가 되었으며 발진주파수, tank 회로의 Q-factor 와 bias current 의 함수로 주어진다. 유도된 phase noise 방정식은 제안된 C-Colpitts oscillator의 발진주파수를 negative conductance가 최대치가 되는 주파수로 조정함으로써 최고의 phase noise 성능을 달성할 수 있음을 보여 주었다.
유도된 phase noise 방정식은 simulation 및 측정 결과와 비교해 주파수에 대한 phase noise 특성이 잘 일치함이 검정되어졌다. 그리고, 2, 5, 6 및 10 GHz band 에서 발진하는 VCO 가 0.35$\mum$ CMOS technology 를 이용하여 제작되었고 실제 제작된 VCO 가 Section III-3 에서 제시된 최적화 가이드라인으로 최적화되지는 않았음에도 불구하고 5GHz 와 6GHz band VCO가 0.25$\mum$ CMOS technology으로 제작되어진 것 보다 더 우수한 성능을 나타냄을 확인하였다. 측정결과는 Table III-3 에 요약이 되어졌으며 2.0V 전원전압과 4.6mA의 전원전류를 갖고 6.0 GHz ＠ 1MHz offset 주파수에서 -118.1dBc의 성능을 보여주었다.
Section IV 에서 asymmetric capacitance tank 구조를 이용한 phase noise 최적화 방법이 소개되었다. 제안된 tank 구조는 최근에 발표된 tank 회로의 L/C ratio 의 최적화를 통한 phase noise 최적화 방법의 단점을 극복할 수 있는 방안이다. 비대칭 capacitance tank 구조의 장점은 인덕터 양단에서의 Q-factor 를 자유롭게 조절하여 oscillator 에서 supply voltage pushing 의 영향을 벗어날 수 있음에 기인한다. 제안된 비대칭 capacitance tank 구조는 Section III 에서 제안된 C-Colpitts Oscillator에 손쉽게 적용될 수 있으며 최적의 비대칭 capacitance 조합을 통해서 최고의 phase noise 성능을 갖도록 설계되어 질 수가 있다. 더 나아가, differentially 결합된 C-colpitts Oscillator 구조가 제안되었다. 제안된 differentially 결합된 C-colpitts oscillator 는 symmetric capacitance tank 구조를 갖는 일반적인 differential LC oscillator 보다 더 좋은 성능의 phase noise를 달성 가능하다.
위의 논거를 증명하기 위하여 0.35$\mum$ CMOS 공정을 이용한 C-Colpitts core chip 과 외장소자를 이용하여 두 가지 tank 구조 (a) $L_{tank}$=10nH, $C_g$=4pF 과 (b) $L_{tank}$=5.6nH, $C_g$=2pF로 test module이 구성되어졌다. 측정결과는 최적의 asymmetric capacitance tank 구조의 경우는 symmetric capacitance tank 구조에 대해서 각각 10dBc 및 6dBc의 phase noise 성능개선을 보여주었으며 asymmetric capacitance tank 구조의 우수성을 잘 나타내고 있다.
Section V에서는 source damping 저항을 이용한 1/f노이즈 up-conversion을 억제하는 새로운 방법이 제시되었다. 제안된 source damping 저항 방법의 실효성은 C-Colpitts oscillator와 일반적인 differential LC oscillator에 대해서 시뮬레이션을 통하여 검정되어 겼다. 시뮬레이션을 통하여 순간 전류의 큰 변화와 순간전류의 mismatch 에 의하여 oscillator 출력 파형의 왜곡이 생기며 이로인해 1/f noise 의 up-conversion 이 중가함을 확인하였다. 그리고, source damping 저항을 상용함으로써 oscillator 의 순간전류변화와 순간전류의 mismatch 를 크게 줄여 출력파형의 symmetry 를 증가시키고 이로 인해서 oscillator에서 1/f노이즈의 up-conversion 이 suppress 됨을 알 수 있다. 또한, common source amplifier 회로를 이용한 시뮬레이션 결과는 1/f 노이즈 전류의 절대치가 source damping 저항을 사용함으로써 상당히 감소됨을 알 수가 있었다. 위의 논거를 증명하기 위해서, 0.35$\mum$ CMOS technology 을 이용하여 C-Colpitts oscillator 가 제작되었다. 측정결과는 source-damping 저항을 사용함으로써 phase noise 성능이 1/f noise 의 영향이 큰 낮은 offset 주파수인 10kHz 주파수 offset에서 5.5dBc의 개선이 있음을 알 수가 있었다.
본 thesis는 고성능 집적형 CMOS oscillator의 설계 및 최적화를 위하여 RF CMOS oscillator의 구조적인 관점에서 성능 개선방향을 찾고자 하였다. 제안된 compact한 C-Colpitts oscillator 및 그 variant인 differentially 결합된 C-Colpitts oscillator는 고주파에서 low phase noise 성능을 갖는 oscillator의 구조로 적합함을 알 수가 있었다. Oscillator 에서의 supply pushing 효과를 고려할 때, asymmetric capacitance tank 구조는 symmetric capacitance tank 구조에 비해 tank 인덕터 양단에서의 Q-factor 조절의 자유도 갖게한다. 그러므로, asymmetric capacitance tank 구조를 채용함으로써 symmetric capacitance tank 구조인 일반적인 differential LC oscillator에서의 phase noise 최적화의 한계를 극복한 oscillator 의 설계가 가능해짐을 알 수가 있었다. 마지막으로 1/f noise의 up-conversion을 방지할 수 있는 source damping 저항을 이용한 방법은 RF CMOS oscillator에 손쉽게 적용되어 질 수 있다.
