Due to the challenges with scaling planar bulk MOSFETs, multiple-gate MOSFETs (e.g., FinFETs) are expected to be eventually implemented. To antedate and exploit the advanced MOSFETs technology, novel application of multiple-gate MOSFETs for 2-bit non-volatile memory is suggested and verified with 2-D simulations. Gate misalignment effects on DC/AC characteristics of triple-gate FinFET are studied with aid of 3-D mixed-mode simulations.
The 2-bit operational non-volatile memory based on asymmetric double-gate FinFETs are proposed and successfully demonstrated for its reliable 2-bit operations. The newly proposed 2-bit non-volatile memory can be fabricated by disconnecting both sidewall channels with CMP process. For reliable 2-bit operation, the device parameters of tunneling oxide thickness and gate workfunctions are optimized and programing/erasing/reading methods for uniform $V_T$ distribution and large window margin are studied with the aid of 2-D device simulations of ATLAS $Silvaco^{\textregustered{R}}$
Mixed-mode simulation was extended to consider 3-dimensional geometric shape of highly scaled planar devices, and advanced devices like FinFETs. By exploiting newly developed 3-dimensional mixed-mode simulator, gate misalignments effects in FinFETs are studied. The condition for minimizing parasitic resistances is critical to reduce the RC delay in SOI FinFET, while drain diffusion capacitance is main degrader for RC delay in the body-tied FinFET.
본 석사 학위논문는 평면형 소자가 지속적으로 작아짐에 따라 발생하는 단채널 효과을 극복하기 위해 제안된 다중 게이트 소자인 FinFET의 시뮬레이션 분석에 관한 것이다.
첫째로, 비대칭 일함수를 가지는 2-비트 비휘발성 메모리를 제안하고, 이를 2차원 소자 시뮬레이션을 사용하여 검증하였다. 신뢰성있는 2-비트 비휘발성 메모리 동작을 확보하기 위해서, 인접한 상태간의 문턱전압의 차이가 0.5V 이상이 되도록, 터널링 산화막의 두께와 양쪽 게이트의 일함수를 최적화하였다. 최적화된 소자는 10 μsec의 프로그램 속도와 1msec의 소거 속도를 보였다. 2-비트 비휘발성 메모리 동작을 위한 쓰기/소거 방법에 대해서 고찰하였다. 결과적으로 핫 캐리어를 사용한 쓰기/소거 방법이 문턱전압의 분포를 가장 일정하게 나타냈으며, 이는 핫 캐리어 방법이 질화막내의 포획지점을 포화시키는데 효과적이기 때문이다.
둘째로, 3차원 소자-회로 혼성 모드 시뮬레이션을 바탕으로, 게이트 부정렬 효과에 대해서 연구을 진행하였다. 게이트 부정렬로 인하여 소스의 기생저항과 드레인-기판간의 기생 커패시턴스간의 상충관계를 나타났다. 즉, 게이트가 소스쪽으로 치우치게 되면, 소스의 기생 저항은 최소가 되지만, 넓어진 드레인-기판간의 면적으로 인해서 드레인-기판간의 기생 커패시턴스은 커지는 것을 확인할 수 있었다. 따라서, FO4 지연을 결정하는 주된 파라미터가 무엇인지를 확인하는 것이 중요하다. SOI FinFET의 경우는 소스의 저항이 최소가 되는 게이트 위치에서 FO4 지연이 최소화되었고, 반면에 Body-Tied FinFET의 경우는 드레인의 기생 커패시턴스가 최소가 되는 게이트 위치에서 FO4 지연이 최소화되었다. 이는 Body-Tied FinFET의 드레인이 기판과 실리콘으로 직접 연결되어 있고, 기판이 0V으로 고정되어 있기 때문에, 드레인 기생커패시턴스가 FO4 지연을 나타내는 주된 요소로 작용했기 때문으로 파악된다.
