This thesis presents the design and implementation of a low-power, low-cost L1/L2 dual-band global positioning system (GPS) receiver. To build a low-power and low-cost wireless receiver, first, fundamental limits of power consumption of a receiver or a building block are theoretically derived and then several design strategies are presented. Following these strategies, at the system level, all the requirements of individual circuits are properly defined, derived and specified to achieve the given system requirements. At the architectural level, a novel dual-conversion with final low-IF architecture which can be applicable to both L1 and L2 band application with an identical hardware, is proposed. Moreover, the proposed receiver architecture allows the simplest possible PLL architecture that also helps to reduce receiver power consumption. At circuit level, a new circuit topology that performs all the required IF signal processing including filtering, variable-gain amplification, image rejection and anti-alias filtering, is proposed in order to reduce power consumption of the IF strip significantly. The prototype receiver is composed of a RF pre-amplifier, down-conversion mixers, a variable-gain channel filter, a 2-bit analog-to-digital converter, and the full phase-locked loop synthesizer including an on-chip voltage controlled oscillator. Fabricated in a 0.18-㎛ CMOS technology, the receiver exhibits maximum gain of 95 dB, and noise figure of 8.5 dB, 7.5 dB for L1 and L2, respectively. An on-chip variable-gain channel filter provides IF image-rejection of 20 dB and gain control range over 60 dB. The receiver consumes 19 mW from a 1.8-V supply while occupying 2.6-㎟ die area including the ESD I/O pads
GPS 위치정보시스템은 위치와 시간 정보를 제공하는 글로벌 위성 정보 서비스로서 원래 군사적인 목적으로 개발되었으나 최근 차량 네비게이션과 텔레메틱스와 같은 민간 부분에 활용되기 시작하면서 그 수요가 지속적으로 증가하는 등 IT 분야의 신 성장 동력으로 부상하고 있다. 본 논문의 최종 목표는 차세대 고성능 GPS 수신기의 핵심 부품으로 각광받을 L1/L2 이중 대역의 GPS 수신기를 저렴하고 전력 소모가 적은 CMOS 칩으로 구현하는 것이다. 이 목적을 이루기 위해 다음과 같은 네 분야에 집중하여 논문 연구를 진행했다. 첫째, 일반적인 무선통신 수신기의 성능을 좌우하는 감도와 선택도 사양으로부터 하위 블록의 요구 사항을 이론적으로 도출하여 시각적으로 일목요연하게 표시하는 일, 둘째, 사양이 주어졌을 때, 수신기 혹은 하위 회로 블록의 전력 소모의 하한선을 이론적으로 찾고 이를 최적화하는 이론 및 설계 가이드라인 정립, 셋째, GPS 수신기 요구 사항 도출, 넷째, 하드웨어를 최대한 공유하여 가격과 전력소모를 최소화할 수 있는 새로운 이중 대역 GPS 수신기 구조의 제안과 0.18um CMOS 공정을 이용한 반도체 칩의 구현 및 검증. Chapter 2에서는 수신기의 성능을 좌우하는 복잡하고 다양한 파라메터들을 본 논문에서 제안한 signal-to-interferer 평면에 effective SNR contour의 형태로 표시하여 수신기의 성능을 일목요연하게 나타내는 시도를 하였고, 개념적으로 최적 수신기의 형태를 제안했다. Chapter 3에서는 감도와 선택도의 trade-off와 전력 소모와의 근원적인 관계를 이론적으로 정리하여 수신기 최적화에 적합한 figure-of-merit을 찾았고, 이를 바탕으로 수신기를 최적화하는 방안들을 도출할 수 있었다. Cascaded 회로에 있어서 최적의 이득 및 전류 분배 방안, stage 수와 전력 소모의 관계, 회로 topology에 따른 전력 효율성 문제 등을 정량적으로 분석했고, 수신기의 전력 소모를 줄이기 위한 일반적인 설계 가이드 라인을 정성적으로 제시하였다. 논문의 후반부에서는 GPS 수신기의 성능 요건을 상세히 분석하여 저전력으로 원하는 GPS 성능을 만족할 수 있음을 보였고, L1, L2 대역의 신호를 동시에 수신 가능한 참신한 수신기 구조를 제안했다. 제안한 구조는 RF front-end와 PLL H/W를 두 대역에 대해 100% 공유할 수 있어서 성능 저하를 최소화 하면서 면적과 전력소모를 반으로 줄일 수 있는 장점을 가지고 있다. IF대역 회로의 성능, 전력 소모 및 면적을 더욱 줄이기 위하여 이득 제어, 이미지 제거, 채널 선택을 하나의 셀에서 DC전류를 공유하며 동시에 수행할 수 있는 새로운 형태의 필터 셀을 제안했다. 제안한 구조와 회로를 0.18um CMOS 공정으로 2.6㎟ 의 작은 면적에 직접 하여 칩으로 제작한 결과 1.8V 전원 전압에서 약 19mW의 작은 전력을 소모하며 원하는 GPS 수신 성능을 만족함을 보였다.
