The VLSI technology evolution has driven system-on-chip (SoC) to have more communication-centric architecture than ever before. In order to cope with such complicated on-chip interconnect, Bus architecture is being replaced by On-chip Network (OCN) which has been researched actively recently.
The most fundamental fact differentiating an OCN from legacy network architectures is that the OCN is implemented on silicon area. Therefore, an OCN research must be based on implementation issues while touching network-related problems. However, most of previous works take top-down approach in which legacy network architectures are shrunk to fit into on-chip situation, thus, the works lack considerations on implementation.
In this paper, an OCN architecture is defined and cost-optimized for cost-effective operation and realization. Topology selection, channel width determination, packet format, and protocol definitions are studied based on actual implementation data. On-chip serialization technique is proposed to reduce overall network area and energy-consumption. For more practical use of the OCN, one of critical barriers in the OCNs of previous works, i.e. high end-to-end latency problem, is solved using a new global arbitration mechanism. Circuit innovation in on-chip serializer/deserializer achieves high-speed serialization up to 3Gb/s, reducing power-consumption as well as system overhead compared to conventional serdes's. Adaptive bandwidth control scheme realizes dynamic trade-off between bandwidth and energy-consumption of links. An efficient synchronization method is also proposed considering the OCN characteristics.
Through two OCN chip implementations using 0.38㎛ and 0.18㎛ CMOS technologies, feasibility of the network architectures of this work is demonstrated, and successful operations of the innovative circuit schemes are confirmed.
최근의 집적회로 기술의 발전은 양극적인 두 가지 현상, 즉 집적 시스템의 복잡도 증가와 최소 선폭 감소 현상을 더욱 심화시키고 있다. 시스템의 복잡도 증가는 정형화 되면서도 유연한 플랫폼 구조를 기반으로 칩을 설계하는 기법을 요구하게 되었으며, 100nm 이하로의 선폭 감소는 예측하기 힘든 공정 변화에 적응할 수 있는 구조를 필요로 하게 되었다. 본 연구에서는 이와 같은 두 양극적인 요구를 모두 충족시키기 위해, 네트워크 기반의 시스템 온 칩 설계 기법을 제안하고, 그에 필요한 온 칩 네트워크를 설계 하였다. 특히, 이론적인 제안에 그쳤던 기존의 연구들과는 달리, 시스템 온 칩 상에 실질적으로 구현 가능한 구조를 연구하고 구현함으로서 고성능 시스템 온 칩을 비용 최적화된 기법으로 설계 가능하도록 하였다.
온 칩 네트워크의 연구는 크게 두 가지로 구별될 수 있다. 하나는 칩 내 통신을 위한 기본적인 네트워크의 구조 정의에 관한 연구이고, 다른 하나는 보다 높은 성능을 위해 필요한 추가적인 기법에 관한 연구이다. 본 연구에서는, 먼저 첫 번째 범주의 연구를 수행함에 있어, 물리적인 구현 문제들을 고려하여 낮은 전력과 면적, 즉 저비용을 갖는 온 칩 네트워크의 구조를 설계하였으며, 네트워크의 토폴로지, 채널의 폭 등의 관점에서 비용 최적화를 수행하였다. 0.18㎛ CMOS 공정을 기반으로 방사형과 망사형 토폴로지를 비교한 결과, 연결되는 모듈의 수가 16개 이하이고 모듈간의 거리가 1mm이하일 경우 방사형 네트워크가 비용 면에서 유리한 것으로 연구되었다. 또한 칩 내 링크들을 직렬화 시킴으로서 네트웍크의 면적과 소비전력을 정해진 토폴로지 상에서 최적화 시킬 수 있는 것으로 연구되었다. 과도한 직렬화는 동작속도의 증가로 인한 부담으로 오히려 소비전력이 증가하게 되고, 본 실험에서 찾아진 최적의 직렬화 율은 4:1이었다. 이는, 비록 칩의 면적이 넓은 비트수의 채널을 지원한다 하더라도, 온 칩 네트워크의 구조 최적화를 위해서는 어느 정도의 직렬화를 수행해야 한다는 것을 의미한다.
기본적인 온 칩 네트워크의 구조에 더하여 고효율 고성능화를 위해, 기존의 연구들에서 해결하지 못했던 래이턴시를 줄이는 기법과, 적응형 대역폭 컨트롤, 그리고, 새로운 회로적인 기법들을 이용한 고속 직렬-병렬 컨버터, Mesochronous 통신을 위한 스큐보상회로가 구현되었다. 래이턴시를 줄이기 위해 제안된 Cached Arbitration 기법은 각 링크당 4비트의 추가적인 선을 이용해 패킷을 회로스위칭 기법으로 전송할 수 있는 방법을 구현하였다. 적응형 대역폭 컨트롤 기법을 통해 높은 대역폭이 필요치 않은 링크에 대해서 공급전압을 낮춤으로서 동적인 에너지-성능 타협이 가능하도록 하였다. 고속 직렬-병렬 컨버팅을 위해 제한된 WAFT 직렬-병렬 컨버터는 0.18mm CMOS 공정에서 기존의 구조에서는 얻을 수 없는 3Gb/s의 고속 동작을 가능하게 하였다. 또한 기존의 구조에 비해 47%만큼의 소비전력 감소를 보였다. 제안된 스큐보상회로의 경우 프로그램이 가능한 지연소자와 레지스터 파일, 그리고 스큐를 측정할 수 있는 회로를 이용하여 네트워크의 구성에 따라 최적의 보상값을 선택하는 기법을 구현함으로써 시스템 온 칩을 구현함에 있어 전역 동기를 맞출 필요 없이 고속 클럭을 사용 가능하게 하였다.
0.38㎛ 와 0.18㎛ 공정을 바탕으로 두 번에 걸쳐 제작된 칩을 통해 본 연구에서 제안된 온 칩 네트워크의 구조의 구현성을 검증하였으며, WAFT 회로를 포함한 기타 새로 제안된 회로기법들 또한 모두 칩 동작과 측정파형을 통해 검증하였다. 결론적으로, 본 연구에서는 차세대 시스템 온 칩 구현을 위한 플랫폼을 위해, 비용 최적화된 온 칩 네트워크의 구조 및 회로를 개발하였고, 이를 실질적인 칩 구현을 통해 검증하였다.
