Since the proposal of the Mo-tip field emitter array by Spindt, LETI has improved the field emitter array (FEA) as an electron source through the addition of a resistive ballast layer, which led to a robust technology that could be taken out of the research laboratory and applied in production. The use of series resistors integrated with the emitter arrays is a straightforward way to limit the emission from an emitter in the array and therefore improve emission uniformity over the array for display. Even though the improvement in the aspect of the pixel is undeniable in the vertical resistive layer structure, the entire activation potential could be applied across the thin resistive layer in the case of a short between the tip and the gate. The resulting electric field sometimes destroys the layer, producing clear shorts. Following the development of the simple vertical resistive layer structure, a lateral resistive layer structure with a meshed cathode was proposed to take advantage of the lateral resistor, which would be superior to the vertical resistor in its ability to withstand electrical and thermal breakdown. However, in the mesh structure, the number of emitters is limited within the mesh if we are to put a group of tips onto a meshed area as well as provide uniform resistance for all the emitters. Thus, a resistive layer structure having a robust lateral resistor for each individual tip, not for a group of tips, is preferred to maximize the tip packing density.
A novel resistive layer structure for a Mo-tip field emitter array (FEA) was fabricated and characterized. In this structure, the electrons travel along a resistive path running from a cathode electrode to a tip through the nearest-neighbor via holes of an insulating inter-dielectric film. An individual tip has its own lateral resistor of an identical path length in new resistive layer structure, contrast to the mesh structure and island structure where a group of tips is positioned in a mesh. We discuss field emission characteristics of the FEAs with hydrogenated amorphous silicon (a-Si:H) as a resistive layer material. From the I-V characteristics of a lateral resistor itself, the new resistive layer structure with a 6㎛ tip pitch could sustain about 140 V, which usually corresponds to the whole gate voltage in case of a tip-to-gate short. The new structure required a lower gate voltage than that of a “mesh” structure and an “island” structure for a current density of 10 nA/tip, with the gate voltage of the former being decreased by 35 V, and 43V, respectively. It was also found that the new structure was robust enough to sustain above 70 nA/tip, which is more than enough to be used for a wide variety of field emission display application. By providing each tip with an identical lateral resistor, the new resistive layer structure offered both advantages of structure robustness and high emission efficiency.
When the resistive layer is integrated into FED, the vacuum packaging process, where the face plate and base plate are aligned and sealed together to evacuate the inner volume, would be of utmost concern due to the highest process temperature. The field emission characteristics of FEA with new resistive layer structure both before and after annealing at 470 ℃ during 30 min was measured. The gate voltage for emission current of 10 ㎁ per tip increased from 70 V to 93 V. The drastic changes in the field emission characteristics of Mo-tip FEA with PH3 doped a-Si:H after vacuum packaging process is attributed to the increase in the resistivity of resistive layer. From the results of ERD, SIMS, Raman spectroscopy, the increase in the resistivity of PH3 doped hydrogenated amorphous silicon is assumed to be related to the evolution of hydrogen in the thin film. Taken into consideration the fact that the hydrogen evolution occur at 300 - 400 ℃, the increase in the resistivity of $PH_3$ doped a-Si:H is inevitable if the typical frit glass would be used for the hermetic sealing. The resistive layer material with a stable resistivity through all the processes in FED would be desirable. But, if the resistivity would change a lot during processes, as in the case of doped hydrogenated amorphous silicon, the resistive layer should be designed targeting the value after the vacuum packaging processes.
A resistive layer deposited on a cathode metal film is usually patterned in an island type for the purpose of isolation between cathodes. To pattern the resistive layer in stripes that match the cathode conductive layer stripes, on the other hand, risks the introduction of non-uniformities and discontinuities along the lengths of the cross-stripes at transitions from one column to another, especially where the gate conductive layer encounters sudden drops in the underlying terrain during the deposition process. In this case, a gate metal film cracking occurs along the step of a patterned resistive layer. The resistive layer structure with a non-patterned resistive layer was tested with doped a-Si:H as a resistive material from the view point of reliability, power consumption, and data signal distortion. With the introduction of the non-patterned resistive layer, a gate metal cracking has not been observed. A simple simulation confirms that there is negligible change in data signal if the resistance of leakage path between cathode electrodes amounts to the value higher than MΩ ; in the QVGA 5.2” FED panel. The electrical and thermal breakdown of resistive layer between cathodes leaves no problem in the operation of FED panel.
Finally, we fabricated and characterized the FED having new resistive layer structure without patterning PH3 doped a-Si:H resistive layer. Uniformity in emission current between neighboring gate lines was improved as the gate voltage increased from 50 V to 72 V. But, non-uniformity across the whole panel was not improved and the deviation in emission current by about 20% remained. The difference in the emission across the whole panel leads to the blur in the image of FED panel. From the investigation of FED cathode plate, we have found that such a difference was caused by the variation in the shape of Mo-tip field emitter. And, such a difference in the shape of field emitter is assumed to be originated from non-uniformity in the photolithography of gate hole definition. So, to realize the FED panel with a uniform brightness across the whole panel, the variation in the size of gate hole should be carefully controlled even though the resistive layer is integrated into FED cathode plate.
1970년대 초, C. A. Spindt에 의해 몰리브덴 팁 필드 에미터 어레이가 제안된 이래, LETI에서는 필드에미터 어레이에 저항층을 집적하여 아킹에 의한 에미터의 파괴를 막고 방출특성의 균일도를 향상함으로써 디스플레이의 전자방출원으로서 사용이 가능하도록 특성을 향상하였다. 초기에 저항층을 필드 에미터 어레이에 집적하는 방법으로서 가장 먼저 제안되었던 수직저항층구조를 적용하면, 픽셀의 발광 균일성의 향상은 뚜렷하였으나, 팁과 게이트 전극 사이의 쇼트에 의해 저항층 양단에 게이트 전압이 모두 인가되는 경우 저항층 자체의 파괴가 일어나게 되고 때로는 쇼트로 이어지는 것을 피할 수 없었다. 패널결함에 취약한 수직저항층 구조 이후로 수직저항에 비해 열적 파괴나 전기적 파괴에 잘 견디는 수평저항을 적용한 수평저항층 구조가 제안되었다. 그러나 이러한 수평 저항층 구조는 메쉬 내의 팁이 모두 같은 크기의 저항을 갖도록 하기 위해서는 집적이 가능한 팁 수에 제한이 따르게 된다는 단점이 있다. 메쉬 내에 위치하는 팁들이 같은 크기의 저항을 갖도록 하기 위해 메쉬 내에 아일랜드 모양의 금속전극이 남도록 트랜치를 형성하는 아일랜드 타입 캐소드 저항층 구조가 제안되었으나, 이 구조 역시 아일랜드 전극 주위에 형성된 트랜치 저항을 통해서 모든 팁에 방출전류가 공급되기 때문에 트랜치 저항 양단에 전압강하가 상대적으로 크다는 단점이 있다. 그래서, 여러 개의 팁이 아닌, 각각의 팁에 수평 저항을 직렬로 연결한 저항층 구조가 팁 집적도를 최대화하기 위해 유리하다.
본 연구에서는 몰리브덴 팁을 이용한 필드 에미터 어레이에 수소화 비정질 실리콘을 저항층 물질로 하여 새로운 저항층 구조를 갖는 필드 에미터 어레이를 제작, 평가 하였다. 새로운 구조에서 전자는 캐소드 전극에서 출발하여 중간절연막에 형성된 비아홀을 통해서 저항층 쉬트를 따라 이동하다가 팁에 도달하게 된다. 메쉬 내에서 여러 개의 팁이 위치하게 되는 메쉬구조나 아일랜드 구조와 달리, 새로운 저항층 구조에서는 개개의 팁에 동일한 길이의 수평저항을 갖는다. 수평저항 자체의 전류-전압 특성을 보면 6 마이크로미터의 팁 피치를 갖는 구조의 경우 팁과 게이트 간의 쇼트가 발생할 경우 전체 게이트 전압에 해당하는 약 140 V 정도의 전압을 견딜 수 있었다. 새로운 저항층 구조는 팁 당 10 nA를 얻는 데 각각 메쉬구조에 비해 35 V, 아일랜드 구조에 비해 43 V 만큼 작은 전압에서도 가능하며, 메쉬구조나 아일랜드 구조에서와 같이, 다양한 전계방출디스플레이에 응용하기에 충분한 팁 당 70 nA이상의 방출전류를 끌어낼 수 있을 만큼 견고한 구조임을 확인하였다. 이상에서, 새로운 저항층 구조는 팁마다 수평저항을 직렬로 연결하는 것을 가능하게 하여 방출의 고효율과 구조의 견고함을 모두 얻을 수 있는 구조임을 알 수 있다.
FED 제조시 캐소드 기판과 애노우드 기판을 정렬하여 실링하고, 내부를 진공으로 하는 구조를 만들기 위해 이루어지는 진공패키징 공정은 그 공정온도가 가장 높은 공정이다. 새로운 저항층 구조를 적용한 필드에미터 어레이의 전계방출 특성을 전형적인 FED진공패키징 공정조건인 불활성 분위기에서 470도 30분 동안의 열처리 공정 전, 후에 측정, 비교하였다. 열처리 공정을 한 후에 팁 당 10 nA의 방출전류를 얻는 데 필요한 게이트 전압이 70 V에서 93 V로 증가하였다. 저항층이 집적되지 않은 필드에미터 어레이의 진공패키징 공정 전, 후의 전계방출특성측정 및 저항층 자체의 전류-전압 특성 측정을 통해, 이러한 급격한 전계방출특성의 변화는 에미터 어레이의 방출특성의 저하에 기인하기 보다는 저항층의 비저항의 증가에 기인한 것임을 알 수 있었다. SIMS 분석결과 막내에 존재하는 수소의 양이 감소한 것을 관찰할 수 있었으며, 비저항의 증가가 시작되는 온도범위가 수소방출이 시작되는 온도 범위와 일치한다는 점을 감안할 때, PH3이 도핑된 수소화 비정질 실리콘의 비저항의 증가는 막내에 존재하는 수소의 방출과 관련이 있는 것으로 여겨진다. 수소 방출이 보통 300도 ~ 400도에서 일어난다는 사실이 알려져 있기 때문에 비저항의 증가는 피하기 힘들 것이며, 저항층을 이루는 물질이FED제조 전체 공정 중 안정된 비저항 값을 나타낸다면 바람직하겠지만 수소화 비정질 실리콘처럼 많은 변화를 겪는다면 진공패키징 공정 이후의 값을 기준으로 저항층 구조의 디자인이 이루어져야 할 것으로 사료된다.
데이터 입력 라인인 캐소드 라인 간의 완벽한 분리를 위해 저항층을 패터닝할 경우 추후 공정에서 패터닝된 저항층의 스텝을 따라 스캔 라인인 게이트 전극에 크랙이 발생하게 되며 스캔라인의 끊어진 부분에 전압이 인가되지 않아 패널결함이 생기는 것을 관찰할 수 있었다. 본 연구에서는 저항층의 패터닝 없이 저항층을 집적한 후 패널을 제조하여 게이트 전극에 발생하는 크랙을 막고 데이터 왜곡, 전력소비 및 신뢰성 측면에서 발생할 수 있는 문제점을 살펴 보았다. 측정시 캐소드 라인간에 존재하는 누설저항이 약 4 Mohm정도이었으며, 이를 이용하여 간단한 시뮬레이션을 실시한 결과, 데이터의 왜곡은 무시할만하였다. 또한, 캐소드 라인 양단에55 V에서 100 V정도의 전압을 인가한 후 1000분 정도의 신뢰성 테스트를 실시한 결과 전기적인 파괴나 열적인 파괴는 관찰되지 않았다. 이상의 결과로 저항층을 패터닝하지 않아도 5.2” QVGA정도의 패널 동작에 있어서는 문제가 없는 것으로 사료된다.
마지막으로, 새로운 저항층 구조를 적용하고, 수소화 비정질 실리콘을 패터닝하지 않은 전계방출디스플레이 패널을 제조, 분석 평가하였다. 게이트 전압을 50 V에서 72 V증가함에 따라 바로 이웃한 라인 간에 방출특성의 불균일성은 감소하나 패널 전체에 걸친 20% 정도의 방출전류의 불균일성은 감소하지 않았다. FED 캐소드 기판을 분석한 결과, 이러한 차이는 필드에미터의 기하학적인 모양의 차이에 기인하며, 이러한 기하학적인 모양의 차이는 게이트 홀 구현시 포토리소그래피의 불균일성에 기인함을 알 수 있었다. 저항층을 집적하더라도 게이트 홀의 크기를 정밀하게 제어하지 못하면 전체 패널에 있어서의 방출특성의 불균일은 제거하지 못한다는 사실을 알 수 있었다.
