The current video signal processing requires the high processing capability and the large storage area. Thus, merging DRAM and logic into a single chip is inevitable to overcome the bottle-neck of data bandwidth between DRAM and logic in the high performance system. There are two trends in the design of merged DRAM logic(MDL), the general purpose MDL system and the dedicated processor. In general, a dedicated processor is not programmable and its application is limited and a general purpose MDL consumes too much area of silicon and is inefficient for video signal processing.
In this thesis, the optimization of data-paths in the programmable merged DRAM logic(MDL) for video signal processing is researched. The model of data-paths in the programmable MDL is generated and two basic measures are proposed through the analysis of the model. One is TRCC to check the number of clock cycles for the application and the other is DAR(DRAM Access Rate) to check the the synergy effect of MDL. TRCC represents clock cycles and should be minimized within the boundary of hardware resources. DAR indicates the ratio, clock cycles for data transfer over clock cycles for computation. An analysis of a digital video signal processing as an application is executed and TRCC is minimized by the multi-port SRAM and splittable processing units(ALU, MAC, and BS) within the limited area of silicon. DAR is determined so that the data bandwidth between DRAM and logic is not a bottle-neck of the performance of MDL system. The architecture of proposed data-paths shows the same performance with the dedicated MPEG2 decoder. The maximum data bandwidth between DRAM and logic is 6.4Gbytes/sec and the maximum processing capability for 8-bit video signal is 3.2GOPS with 200MHz clock frequency.
반도체 제조 기술이 발달하면서 DRAM은 그 집적도가 1G-bit에 이르게 되고 MPU의 동작 주파수는 1GHz에 이르게 되었다. 그런데, 각각의 성능이 좋아 질수록 DRAM과 MPU사이의 데이타 대역폭이 전체 시스템의 성능 향상에 있어서 병목이 되어 왔다. 따라서 최근에 들어서, 그 병목현상을 제거하기 위하여 DRAM과 logic의 집적이 활발히 연구되고 있다. 예전부터 연구되어 오던, DRAM과 logic의 집적은 아주 제한적이었던 것에 반하여, 최근의 연구들은 본격적인 2개의 대규모 시스템(DRAM과 프로세서)을 집적하는 것이다. 그런데, 최근의 DRAM과 logic의 복합화(MDL)에 대한 연구는 크게 2가지 형태로 나타난다. 첫째는 일반적인 응용을 위한 고성능 MPU분야이다. 이러한 것들은 주로 MPP등을 그 주된 응용분야로 하는 것이다. 둘째는 멀티미디어 응용을 위한 하드와이어드 logic분야이다. 이 경우에는 저소비전력과 저비용을 주로 그 목적으로 하는데 , 프로그램이 불가능하기 때문에 그 응용분야가 아주 제한된다. 따라서 이 논문은 멀티미디어 응용의 한 부분인 비디오 신호처리를 목표로 하고, MDL시스템이 보다 많은 응용이 가능하도록 프로그램이 가능하면서, 저소비전력과 저비용의 특성을 갖도록 DRAM과 logic의 집적효과(synergy effect)가 최고가 될 수 있도록 내부 데이타 패스를 MDL과 응용의 모델링과 분석을 통하여 설계하였다. 데이타패스의 설계는 모델링을 통하여 TRCC와 DAR 2개의 변수를 설정하고 TRCC의 최소화와 DAR의 적정화를 유도하는 설계가이드라인을 설정하고, 그 설정에 맞추어 데이타 설계하였다. 그 응용으로써는 MEPG2의 비디오 신호처리를 선택하였다. 설정된 설계 가이드라인을 따라 TRCC와 DAR의 값을 분석하면서 설계된 데이타패스는 DRAM과 DSP 코어 사이에 6.4Gbytes/sec의 데이타 대역폭을 가지며, 8-bit 비디오신호에 대하여 최대 3.2GOPS의 성능을 보였고, 하드와이어드 logic과 비슷한 동작 주파수 특성을 나타내어 효과적인 프로그램형 MDL system이 설계될 수 있음을 확인하였다.
