This paper describes fast and accurate nonvolatile analog memories based on EEPROM for the main application as a synaptic weight storage device of VLSI neural network. Two kinds of novel programming schemes have been proposed to overcome significant problems in conventional EEPROM. Test devices for each scheme have been designed, fabricated and measured to prove outstanding performances in programming speed and accuracy.
Coupling Charge Balancing Scheme (CCBS) has been proposed to overcome capacitive coupling problem allowing us to program and read (verify) simultaneously and as a result, to program within single pulse. Basic CCBS cell with self-convergent feedback circuitry exhibits the programming speed faster than that of conventional ones by 2~3 or more orders. One variation, D-CCBS (Differential-CCBS) is also proposed to compensate for the temperature and process variations in CCBS.
Differentially Balanced Constant tunneling current Scheme (DBCS) has been proposed to overcome both capacitive coupling and self limiting problems. Constant programming rate with single program pulse has been achieved, which drastically enhances the programming speed, accuracy and device reliability. A prototype chip containing 8×128 NVAM cells (cell size of 9×13.6μ㎡) has been fabricated using 0.8㎛ CMOS. Each cell is measured to store more than 8bit (256 levels) within 360㎲ which is even comparable to that of conventional digital EEPROM. DBCS exhibits the theoretically fastest programming speed of analog memory based on EEPROM.
Hyper loop, a conditionally computing neural network has been introduced as a completely new conceptual methodology for the implementation of VLSI neural network in fully digital manner. It can substitute most of arithmetic multiplication operations in conventional directly implemented VLSI neural network for arithmetic subtraction and Boolean operations drastically reducing the total number of multipliers which has been a bottle-neck in integrating large scale neural network into digital VLSI chip for conventional method.
본 논문에서는 VLSI 신경회로망의 시냅스 가중치 저장 소자로서 EEPROM을 기초로 하는 고속 정밀 비휘발성 아날로그 저장 소자에 대하여 서술한다. 기존의 EEPROM에서 가지고 있는 문제점들을 극복하기 위하여 두 가지의 정보 기록 기법을 제안하였다. 제안된 기법들에 대하여 시험 소자를 설계, 제작 및 측정하였으며 기록 속도와 정밀도에 있어서 매우 우수한 성능을 갖는 것을 확인하였다.
기존의 EEPROM이 가지고 있는 문제점 중 용량성 결합 (capacitive coupling)에 의한 문제점을 극복하기 위하여 '결합 전하 상쇄 기법' (coupling charge balancing scheme)을 제안하였으며 이를 이용하면 기록과 판독을 동시에 수행할 수 있어서 단일 펄스만으로 기록을 완료할 수가 있다. 제안된 기본 소자와 자기 수렴을 위한 되먹임 회로를 이용하여 기존의 경우에 비해 약 100~1000배 이상 빠른 기록 속도를 달성할 수 있었다. 또한 변화된 기법으로서 기본 기법에서의 공정 및 온도 변화에 의한 영향을 보정할 수 있는 차동적 결합 전하 상쇄 기법을 제안하였다.
용량성 결합에 의한 문제점과 자기 제한성에 의한 문제점을 동시에 해결하기 위한 '일정한 터널링 전류를 갖는 차동적 상쇄 기법' (differentially balanced constant tunneling current scheme)을 제안하였다. 이를 이용하여 일정한 기록 속도를 가지면서 동시에 단일 펄스 내에 기록하는 것이 가능하여 진다. 제안된 소자의 8x128 배열을 갖는 시작품 칩을 표준 CMOS 공정을 사용하여 제작하였으며 각 소자가 8비트 (256 구간)의 아날로그 값을 360마이크로 초 이내에 기록할 수 있음을 확인하였다. 제안된 기법은 EEPROM을 기초로 하는 아날로그 기억 소자의 이론적인 최대 기록 속도를 가진다.
VLSI 신경회로망을 디지털 방식으로 구현하기 위한 전혀 새로운 개념의 방법론으로서 선택적 계산을 하는 신경회로망인 '하이퍼 루프'를 제안하였다. 제안된 방식에서는 기존의 직접 구현된 VLSI 신경회로망에서의 대수적 곱셈 연산의 대부분을 대수적 뺄셈 과 부울함수로써 대체하게 된다. 따라서 기존의 경우 대규모 신경회로망의 단일 칩 구현을 제한하였던 곱셈 연산기의 개수를 대폭 줄이는 것을 가능하게 한다.
