본 논문에서는 Fused Adder-Decoder라는 새로운 디코딩 로직에 관해 연구하였다. FADEC는 가산과 디코딩을 캐리를 전파하지 않고 한 단계로 동합하였다. 이 회로는 캐리를 전파하지 않으므로 독립된 가산과 디코딩을 사용하는 기존의 방식에 비해 속도가 빠른 장점이 있다.
제 2장에서는 FADEC의 기본 개념을 설명하였다. FADEC는 어드레스의 가산과 디코딩을 필요로 하는 어떠한 메모리에도 적용이 가능하다. FADEC는 면적과 속도에 있어서 기존의 디코더에 비해 최소의 부담이 되도록 최적화 되었다. 사이클 타임의 입장에서는, FADEC는 기존의 디코딩 로직에 몇 개의 게이트가 추가되므로 속도가 느려진다. 그러나 이러한 부담은 기존의 디코더와 독립된 가산이에서 소요되는 시간의 합에 비하면 작은량이다. 시간지연의 관점에서 본다면, FADEC는 독립된 주소 연산을 제거함으로써 전체 시간 지연을 줄일 수 있는 가능성이 있다. 또한 FADEC의 면적 복잡도와 시간 복잡도에 대해서도 논의하였다.
슈퍼스칼라 아키덱춰의 성공과 더불어 내장 캐시의 성능 요구도 크게 증가하였다. 성공적인 명령어의 수행을 증가시키기 위한 많은 방법들이 고안되었다. 이에는 레지스터 재명명비순차 수행 같은 것들이 있다. 이러한 대부분의 방법들은 명령어 상호간의 의존성을 축소/제거하는데 주안을 두고 있다.
FADEC은 프로세서의 파이프라인에서 주소 생성 단계를 제거함으로써 읽기 시간지연을 줄이는 새로운 가능성을 제시한다. 제 3장에서는 FADEC를 이용하여 읽기 시간지연을 줄이는 방법을 연구하였다. FADEC은 유효 주소 계산을 캐시 읽기와 동시에 수행할 수 있도록 하며, 따라서 주소 계산에 소요되는 시간을 제거할 수 있다.
제 4장에서는 trace-driven simulation을 하였다. 유효 주소 계산에 소요되는 시간이 성능에 미치는 영향이 적지 않음을 보였다. FACEC를 사용한 데이타 캐시는 기존의 데이타 캐시에 비해 약 30\% 정도의 성능 향상을 보였다. 이러한 개선은 읽기 명령의 시간 지연을 줄임으로써 가능하였다. 시간 지연의 감소는 데이타의 의존성을 완하시킴으로 단위 시간당 보다 많은 명령어를 수행할 수 있도록 하기 때문이다.
