For obtaining the high performance polycrystalline silicon (poly-Si) thin film transistors (TFT's), the enhancement of on-state current and the reduction of off-state current is the most important issue to be solved. In this thesis, we have investigated the methods for improving poly-Si TFT's such as melt-regrowth of amorphous silicon (a-Si) and hydrogenation of poly-Si TFT's, and surveyed the reliability of poly-Si TFT's, and suggested the way for suppression of leakage current.
We have proposed the new method of obtaining the lower solidification velocity, i.e., large-sized grain, using Xenon flash lamp as light source with pulse width of micro seconds and simulated numerically the system of silicon-silicon dioxide-glass using one-dimensional simulator. We have found that the condition for obtaining the low solidification velocity is peak power of 0.3 MW/㎠, and light pulse width of 12 μ$\sec$, which can be practically controlled by charge circuit, and then at this condition, the solidification velocity is 0.066 m/$\sec$, which corresponds to the grain size of about 3.5 μm. This outcome is the best one of the reported ones, having the possibility of the practical application.
We have also investigated the hydrogenation effects on the top-gated and bottom-gated poly-Si TFT's using the electron cyclotron resonance (ECR) plasma system. In conventional top-gated structure, the effect of hydrogenation is strongly dependent on the channel length. We have proposed the new process for short-time and simple hydrogenation by employing the gate poly-Si with hemispherical grains and designed the preliminary structure having this gate poly-Si.
We have investigated the reliability of bottom gated n-channel poly-Si TFT's under the various bias conditions. For stressing under the linear region, we can find that the main degradation mechanism is the hole injection into the gate oxide. The hole trapping induces the parallel threshold voltage shift to the negative direction, and its rate is dependent on the electric field across the gate oxide. We have also observed the threshold voltage shift $DeltaV_{th}$ of power law time dependence of $t^{\frac{1}{3}}$, which is explained by the model for hole trapping in the presence of Si-H as a neutral defect. In the saturation region, the mechanism of degradation is composed of hole trapping and acceptor type interface states generation with dependency of bias condition and channel length. In a viewpoint of variations of leakage current, the hole trapping induces the increase of the leakage current and the interface states induce the decrease of the leakage current.
The remarkable improvement of the leakage current in n-channel poly-Si TFT's has been achieved by $NH_3$ annealing without degradation of on-state characteristics by the conventional furnace and the rapid thermal annealing (RTA) system. It is believed that $NH_3$ annealing generates the positive fixed charges in the gate oxide near the source and drain junction and the positive fixed charges suppress the electric field in the drain junction, thus resulting in the reduction of the leakage current. It has also to be noted that the generation of the positive fixed charges in oxide near the source and drain junction can be achieved by a self-aligned scheme. We have also simulated the effect of the local fixed oxide charges in the Si/$SiO_2$ interface near drain on the electric field strength by two dimensional numerical simulator. The outcomes show that the local fixed oxide charges are effective in the reduction of electric field. The simulations are consistent with our qualitative analysis and experimental results. Finally, we have studied the effect of the $NH_3$ annealing on the reliability of poly-Si TFT's. The results show that the $NH_3$ annealed devices have the superior enhancement of reliability than no annealed devices. This enhancement may be originated from the nitrogen incorporation into the Si/$SiO_2$ interface near drain. The formation of strong Si-N bonds in place of strained Si-O bonds makes trap generation less likely.
양질의 특성을 갖는 다결정 실리콘 박막 트랜지스터를 만들기 위해서는 on 전류의 향상과 off 전류의 감소가 해결 되어야 할 가장 중요한 요소들이다. 본 논문에서는 다결정 실리콘 박막 트랜지스터의 특성 향상을 위해서 비정질 실리콘의 재 결정과 수소화 처리 방법, 그리고 다결정 실리콘 박막 트랜지스터의 신뢰성을 연구하고 누설 전류를 감소시키는 방법을 제시하고 연구 하였다.
작은 고체화 속도, 즉 큰 그래인 크기를 갖는 다결정 실리콘 박막을 얻기 위하여 마이크로 시간대의(μsec) 광원 특성을 갖는 제논 플레쉬(Xe Flash) 램프를 사용하는 방법을 제시하였고 1차원적인 시뮬레이터를 이용해서 실리콘-실리콘산화막-유리의 구조에 대해서 수치적으로 시뮬레이션 했다. 그 결과로서 0.3 MW/㎠의 전력과 12 μsec의 시간에서 가장 작은 고체화 속도인 0.066 m/$\sec$를 얻었다. 그레인 크기는 3.5 μm로 예견된다. 이러한 결과는 실제적인 응용성을 갖는 결과중에는 가장 큰 것이다.
ECR 프라즈마 장비를 이용하여 상위 게이트와 하위 게이트 구조를 갖는 다결정 실리콘 박막 트렌지스터의 수소화를 연구하였다. 상위 게이트구조에서의 수소화는 활성 영역의 길이와 크게 관계가 있다. 또한 반구 모양의 그레인을 갖는 다결정 실리콘을 게이트로 이용하여 짧은 시간 동안에 수소화를 할 수 있는 방법을 제시했고 이러한 게이트 다결정 실리콘을 갖는 구조를 설계하였다.
하위 게이트 p형 다결정 실리콘 박막 트랜지스터의 신뢰성을 여러 전기적 조건에서 조사했다. 선형 영역에서의 주요한 특성 저하의 원인은 게이트 산화막의 정공 주입이다. 이러한 정공 주입은 음의 방향으로 평행한 문턱전압의 변형을 만들어 내고 정공 주입의 비율은 게이트 산화막 양단의 전계값에 비례한다. 또한 문턱전압의 변화량이 시간에 따라 $t^{1/3}$로 변화되고 이현상은 Si-H의 존재에 의한 정공 주입 모델에 의해서 설명 할 수 있다. 포화 영역에서는 특성 저하의 원인은 정공 주입과 억셉터 형의 계면결함으로 구성되어 있고 이것은 인가 전압과 활성 영역의 길이에 의존한다. 누설 전류의 변화 관점에서 정공 주입은 누설전류를 증가시키고 계면 결함은 누설 전류를 감소시킨다.
n형 다결정 실리콘 박막 트렌지스터에서 온전류의 특성 저하 없이 누설 전류의 현저한 감소가 Furnace와 RTA 장비를 이용하여 암모니아 열처리에 의해서 이루어 졌다. 암모니아 열처리는 소스와 드래인 접합 영역 가까이의 게이트 산화막에 양의 고정 전하들을 만들어 내고 이 양의 전하들이 드레인 접합 부분에서 전계를 감소시킨다. 그 결과로서 누설 전류가 감소한다. 이러한 방법은 자기 정합 구조에 의해서 실현된다. 또한 실리콘과 실리콘 산화막 계면에 지역적인 양의 고정 전하들이 전계의 변화에 어떠한 영향을 미치는지를 2차원적인 수치 시뮬레이터를 이용하여 시뮬레이션했다. 전계의 감소가 양의 고정 전하에 의해서 효과적으로 감소됨이 시뮬레이션에 의해서 보여졌다. 또한 이 시뮬레이션 결과는 정성적인 분석 및 실험적인 결과와 잘 일치한다.
마지막으로 암모니아 열처리된 다결정 실리콘 박막트렌지스터의 신뢰성을 연구 하였다. 그 결과로서 암모니아 열처리 되지 않은 소자 보다 암모니아 열처리 된소자의 신뢰성이 크게 향상 되었고, 그 향상 원인은 실리콘과 실리콘 산화막 계면에 질소의 계면 모임으로 부터 발생된 것으로 생각되어지고 뒤틀린 Si-O 결합 대신에 강한 결합을 갖고 있는 Si-N의 결합형성으로 인해 개선된 것으로 생각된다.
