As the low-density parity-check (LDPC) code has a powerful error-correcting performance and can achieve high throughput, it is being used in many application areas and recently adopted as a channel coding method in the communication standard. In Recent QC-LDPC decoding architecture, row-layered scheduling and min-sum algorithm are mainly used because of various advantages. However, in the row-layered min-sum decoding architecture, the complexity of the check node unit is very high. The reason is that the complexity of the tree architecture in the check node unit increases exponentially according to the number of inputs, and row-layered min-sum decoding has as many inputs as the columns of the parity check matrix. To alleviate the complexity of the check node unit, a method to reduce the number of inputs is proposed while maintaining error-correcting performance. For reducing the complexity of the check node unit, in this paper, a new scheduling method that has not existed is proposed and named tiled scheduling. In the proposed scheduling, the update unit is a tile rather than a row or a column, and the smaller the tils size, the better the error-correcting performance. In addition, the proposed scheduling showed better error-correcting performance than the row-layered offset min-sum algorithm, and greatly reduced the complexity of the check node unit. A LDPC decoder based on tiled scheduling is realized in 65-nm CMOS technology and satisfies all lifting sizes defined in the 5G standard. In addition, it demonstrates that its decoding throughput is greater than 20 Gbps, and occupies smaller area than existing decoder.
현재 통신 규격들의 높은 처리량 요구로 인하여, 많은 통신 규격의 channel coding에서는 Turbo code 대신 QC-LDPC code가 사용된다. 최근의 QC-LDPC decoding architecture는 다양한 이점을 가진 row-layered 스케줄링과 min-sum 알고리즘이 주로 사용된다. 하지만 이러한 row-layered min-sum decoding architecture는 체크 노드 유닛의 복잡성이 매우 크다. 그 이유는 체크 노드 유닛의 트리 구조는 입력의 개수에 따라 지수적으로 복잡성이 증가하는 데, row-layered min-sum decoding architecture는 패리티 체크 행렬의 열만큼의 입력을 가지고 있기 때문이다. 체크 노드 유닛의 복잡성을 완화하기 위해서, 에러 복호 능력은 유지한 체, 체크 노드 유닛의 입력 숫자를 줄이는 방법을 제안하고자 한다. 체크 노드 유닛의 복잡성을 줄이기 위해, 본 논문에서는 이때까지 존재하지 않던 새로운 스케줄링 방법을 제안하였으며, 그 이름을 tiled 스케줄링이라 명명하였다. 제안된 스케줄링은 업데이트 단위가 한 행 혹은 한 열이 아닌 하나의 tile이며, tile의 크기가 작을수록 더 좋은 에러 복호 능력을 보인다. 또한 제안된 스케줄링은 row-layered offset min-sum 알고리즘보다 더 좋은 에러 복호 능력을 보였으며, 체크 노드 유닛의 복잡성은 훨씬 감소하였다. tiled 스케줄링을 기반으로 한 복호기는 65-nm CMOS 공정에서 설계되었으며, 5G 스탠다드에서 요구하는 51개의 모든 lifting size를 지원한다. 또한 lifting size 384에서 20 Gbps보다 높은 처리량을 보였으며, 기존의 lifting size 384를 목표로 한 복호기보다 더 낮은 면적을 차지한다.
