Recently, it is expected that the range of utilization of sparse matrix multiplication will expand beyond the operation in centralized servers to edge cloud or edge devices with edge computing attracting attention. RISC-V is emerging as an alternative instruction set in the development of embedded systems due to free use and short time-to-market. This thesis analyzes and deals with the possibility and limitations of accelerating sparse matrix multiplication by using interface to coprocessor within RISC-V system. And it finds the next step to improve acceleration and RoCC interface based on design space exploration.
최근 엣지 컴퓨팅(edge computing)이 주목을 받으면서 희소 행렬(sparse matrix)의 곱 연산의 활용 범위도 중앙화된 데이터센터 내 서버를 넘어 사용자와 거리가 가까운 엣지 클라우드 혹은 엣지 디바이스로 넓어질 것으로 기대되고 있다. 이를 지원하기 위한 임베디드 시스템의 개발에서 새롭게 떠오르고 있는 명령어 세트인 리스크 파이브(RISC-V)는 누구나 자유롭게 쓸 수 있다는 점과 빠른 시장 대응 능력을 바탕으로 대안으로 주목받고 있다. 본 학위논문에서는 RISC-V 시스템 내에 존재하는 코-프로세서(coprocessor)와의 인터페이스를 활용하여 설계한 희소 행렬의 곱 연산 가속기의 가능성과 한계점에 대해 분석하고 이를 발전시킬 수 있는 방향에 대해 다루고자 한다.
