In the hardware-based neuromorphic computing, synaptic devices play a key role for accelerating the computing. While the use of CMOS circuits can be used as synaptic device, it is ineffective in terms of power and area efficiency due to need of large number of transistors. Therefore, many researches have been studied with various single devices as synaptic device. Two-terminal devices such as memristors based on RRAM, PCM, and three-terminal devices such as electrolyte-gated FET, floating-gate FET, and ferroelectric FET, have been demonstrated as synaptic devices. Among these devices, the charge trap flash memory-based devices can be the promising synaptic device due to their CMOS compatibility and excellent reliability. However, there are known disadvantages of charge trap flash memory in terms of endurance and non-linear conductance modulation with identical pulses. In this work, we demonstrated a silicon-on-insulator charge-trap flash-based synaptic transistor using trap level engineered $Al_2O_3/Ta_2O_5/Al_2O_3$ gate stack for neuromorphic computing. This novel gate stack provided very precise control of the channel conductance with more than 6-bits. To achieve this, we measured the electronic band structure of the oxides. Then, using quasi-static split C-V technique, we verified the charge trapping/de-trapping behavior in the gate oxide. Based on this measurement, we chose the appropriate bias condition for highly linear and symmetric potentiation/depression of channel conductance. Finally, we realized the linear and symmetric conductance update with very short (25 ns) identical pulses at low voltage (< 5 V), resulting in low power consumption, long retention, and high endurance. Finally, we achieved high learning accuracy in the training of 60,000 MNIST images.
하드웨어 기반의 뉴로모픽 컴퓨팅에서 시냅스 소자들은 컴퓨팅을 가속화하기 위한 중요한 역할을 한다. CMOS 회로를 이용하여 시냅스 소자를 구현할 경우 많은 트랜지스터들이 필요하기 때문에 전력 소모와 공간의 차지로 인해 비효율적이게 된다. 따라서 다양한 단일 소자들이 시냅스 소자로서 많은 연구가 진행되어 왔다. RRAM, PCM를 기반으로 하는 멤리스터 기반의 2-단자 소자들이나 전해질 물질을 이용하는 트랜지스터, 플로팅-게이트 트랜지스터, 강유전체 기반의 트랜지스터 등의 3-단자 소자들은 시냅스 소자로서 많은 연구가 되어왔다. 그 중에서도 전하 저장 기반의 메모리를 이용한 소자는 매우 좋은 CMOS 호환성과 신뢰성으로 인해 시냅스 소자로서 사용할 수 있는 좋은 후보군 중 하나다. 하지만 전하 저장 기반의 메모리는 내구성이 좋지 않은 것과 동일한 펄스로 소자 내의 컨덕턴스를 일정하게 조절하기 어렵다는 단점이 있다. 따라서 본 연구에서는 뉴로모픽 컴퓨팅을 위해 트랩 레벨이 조절된 $Al_2O_3/Ta_2O_5/Al_2O_3$ 게이트 스택을 사용한 전하 저장 플래시 기반의 시냅스 소자를 구현하였다. 이 게이트 스택은 채널 내의 컨덕턴스를 6-비트 이상에서 매우 미세하게 조절할 수 있다. 이를 위해 우리는 유전체들의 띠구조를 측정하였다. 그리고 QSCV 측정을 통해 게이트 유전체에서 전하가 들어오고 빠져나가는 현상을 측정하였다. 이 측정을 바탕으로 채널 컨덕턴스를 일정하고 대칭적으로 조절하기 위해 적절한 바이어스 조건을 선택할 수 있었다. 그 결과, 25 ns의 매우 짧은 펄스 시간과 5 V 미만의 낮은 전압으로 선형, 대칭적인 컨덕턴스 조절을 하여 낮은 전력 소모, 긴 유지 시간, 그리고 높은 내구성을 얻을 수 있었다. 결과적으로 60,000개의 MNIST 이미지를 학습시켜 높은 학습율을 확보할 수 있었다.
