As DRAM scaling continues, development becomes more difficult due to insufficient amount of capacitor charge and increased process difficulty. Therefore, although research on capacitor-less DRAM such as SOI has been actively conducted, the possibility of implementation is low due to economic feasibility and density problems. This paper presents the possibility of 1T DRAM through buried junction instead of SOI as 1T DRAM. The latch-up characteristics that can be sensed while maintaining the existing process and cell density were confirmed through measurement. In addition, it was confirmed that the level was equivalent to that of DRAM, and there was no specificity in terms of durability. In conclusion, I think that the characteristics of 1T DRAM using buried junction have been confirmed and suggested a new direction for capacitor-less DRAM.
DRAM scaling이 계속 될수록 capacitor 전하량 부족 및 공정 난이도 증가로 인하여 개발이 어려워지고 있다. 따라서, SOI 등 capacitor-less DRAM 연구가 활발히 되고 있으나, 경제성 및 density 문제로 인하여 실현 가능성이 떨어져 있다. 본 논문은 1T DRAM으로 SOI 대신 매립 접합을 통해 1T DRAM 가능성을 제시하였다. 기존 process와 cell density를 유지하면서 sensing 할 수 있는 latch-up 특성을 측정을 통해 확인 하였다. 또한, DRAM의 retention time과 동등한 수준을 확인하였고 endurance 측면에서도 특이 사항이 없음을 확인 하였다. 결론적으로 매립 접합을 이용한 1T DRAM 특성을 확인하여 capacitor-less DRAM의 새로운 방향을 제시 했다고 생각한다.
