This thesis presents HBM architecture that supports improved memory bandwidth and power efficiency. System-level AI model integration trends that expedite requirements for higher memory bandwidth and HBM architectural factors that limit further memory bandwidth enhancements are introduced. To overcome limitations from standard research methods, 8-High full bandwidth stack unit configuration based on modified 8-High TSV I/O bus and 32-data SerDes schemes that allow 2X channel access utilization and 1X channel data granularity, respectively, is proposed. Evaluation results based on TSV circuitry extraction and power efficiency conversion models confirm 2X bandwidth data mask feasibility and 13.3% power efficiency enhancements compared to
previous works.
본 학위 논문은 메모리 대역폭 성능과 전력 효율성 개선을 지원하는 고대역폭메모리 디램 구조를 제시한다. 고대역폭 메모리 필요성을 대변하는 시스템의 인공지능 모델 고도화 추세와 메모리 대역폭 효율성 향상을 제약하는 고대역폭메모리 디램의 구조적인 요인들을 소개한다. 기존 연구 방식의 한계를 극복하기 위해, 2X channel access utilization 및 1X channel data granularity를 각각 지원하는 8-High 실리콘관통전극 입출력 버스 및 32-data SerDes 변형 scheme 기반의 8-High full bandwidth 적층 단위 구조를 제안한다. 이를 바탕으로 구성된 실리콘관통전극 회로 추출 및 전력 효율성 측정 모델을 통해, 이전 연구 대비 2X 메모리 대역폭 기준 data mask 특성 및 13.3% 전력 효율성 향상 효과를 입증한다.
