Recently, the display industry is undergoing a lot of changes. Not only the needs for the Ultra-high resolution over 8K, which is a market-leading technology, but also the new technologies represented by virtual reality (VR) and augmented reality (AR) are getting much attention as the killer applications for the next-generation display. However, there remain several critical issues to realize these new technologies, and one of them is a pixel density of the display. The latest displays for mobile devices on the market usually have about 600 pixels per inch (PPI), and even a high-end 8K display for VR/AR does not exceed 1000 PPI. Their specifications are not enough to provide a sense of reality to the VR or AR users, due to the screen-door effect. To solve this problem, higher pixel density up to several thousands of PPI is strongly required for the next-generation display.
From that point, the concept of vertical channel structure thin-film transistor (VTFT) have been suggested as a promising solution. VTFT occupies less area than the back-channel etch (BCE) structure thin-film transistor (TFT), which is known to have the smallest footprint among the conventional TFT structures, due to the vertical channel structure. Therefore, it is able to reduce the size of each pixel and offer improved pixel density of display. In addition, it is possible to fabricate the sub-micron scale channel length TFT by utilizing the pre-existing photolithography equipment for display industry, which means that the enhancement of current drivability, and on-current level can be achieved with lower manufacturing costs. In this thesis, a study on proper optimization for material, process, and device structure were conducted to fabricate the ultra-high resolution VTFT array.
최근의 디스플레이 분야는 급속도의 변화를 겪고 있다. 기존의 시장을 선도하는 주요 트렌드인 디스플레이의 고해상도화를 넘어서, 가상 현실 및 증강 현실 등 새로운 기술이 출현하여 많은 관심을 받고 있으며, 미래 디스플레이의 킬러 어플리케이션으로 주목받고 있다. 이러한 새로운 기술의 실현을 위해서는, 기존의 발전 속도를 크게 뛰어넘는 혁신적인 집적도 향상이 반드시 필요한 상황이다. 하지만, 현재 양산 중인 모바일 디스플레이의 경우 픽셀 집적도를 600ppi 수준으로 확보하고 있으며 가상 및 증강 현실용 특수 목적의 디스플레이라 하더라도 1000ppi 정도에 머물러 있는 상태로, 이는 사용자에게 충분한 몰입감을 제공하기에는 부족한 수준으로 평가받고 있다. 따라서 이를 해결하기 위해서는 향후 디스플레이의 픽셀 밀집도가 수천 ppi 수준으로 크게 향상되어야 할 필요성이 있다.
이러한 시점에서, 픽셀 밀집도 향상을 위하여 수직 채널 박막 트랜지스터의 도입이 한 가지 방법으로 제시되고 있다. 수직 채널 박막 트랜지스터는 기존의 평면형 박막 트랜지스터와 달리, 트랜지스터 내 채널이 수직 방향으로 위치하는 구조를 갖고 있어서 평면 상에서 차지하는 면적을 감소시킬 수 있는 효과가 있다. 이는 종래 기술 중 가장 작은 면적을 차지하던 백-채널 에치 구조와 비교하여도 픽셀 면적이 감소하기 때문에 픽셀 집적도를 근본적으로 향상시키는 것이 가능하며, 평면형 박막 트랜지스터의 면적 감소를 위해 요구되던 고난이도의 노광 대비 낮은 단계를 적용하더라도 동일한 수준의 픽셀 크기를 구현할 수 있기 때문에 기술 도입의 측면에서도 비용에 대한 장벽을 낮출 수 있다. 뿐만 아니라, 현재의 디스플레이 산업용 노광 공정으로는 구현이 어려운 나노미터 단위의 박막 트랜지스터 또한 기존의 기술로 제작이 가능한 장점이 있다. 이는 박막 트랜지스터의 전류 구동 능력을 향상시켜, 초고해상도 디스플레이 구동을 위해 필요한 성능을 확보하는데 유리한 측면이 있다.
본 학위논문에서는 이와 같은 장점을 갖는 수직 채널 구조 박막 트랜지스터 구현을 위하여, 종래의 기술 대비 새롭게 도입이 필요한 건식 식각 공정 등의 특성과, 이를 통해 수직 채널 구조를 안정적으로 구현하기 위한 방법, 구현된 박막 트랜지스터의 전기적 특성 및 이를 향상시키기 위한 제어 요소, 박막 트랜지스터 어레이 구현을 위한 구조 디자인 및 공정 설계 등을 다루었다.
