Despite the continuous demand for higher computing power, plateauing is performance of almost every building block including transistors, memories, and processors. With the aggressive down-scaling of advanced integrated circuits (ICs), the electrical interconnects have become the bottleneck of both reliability and performance of whole electronic systems. In order to resolve the reliability issues, Institute of Electrical and Electronics Engineers (IEEE) laid down a roadmap thrusting the digital twin: a combination of reliability physics and artificial intelligence. Previous research works have proposed numerous reliability assessment tools using DC resistance, S-parameter, RF impedance, Time Domain Reflectometry, etc. Commonly, the methods suffer from noise and irregularities over a wide range of frequency. They also have difficulties in distinguishing healthy interconnects under external stresses from faults and in deciding root causes of the defects. A research goal of this dissertation is to develop reliability assessment and health management methods on electrical interconnects using S-parameter pattern analysis, covering collective aspects of the digital twin. In order to do so, this dissertation takes 3 research strategies: first, to analyze performance variation of healthy interconnects using S-parameter patterns; second, to track the evolution of the interconnect failures by observing the S-parameter patterns; third, to determine root cause and severity of defects by deep learning of the S-parameter patterns. It is expected that the proposed reliability assessment method overcomes the limitations of existing methods, performing every job required by the digital twin roadmap with a single tool: the S-parameter pattern analysis.
인공지능과 사물 인터넷을 기반으로 한 4차 산업 혁명 시대에는 고성능 시스템의 수요가 증가함에 따라 이를 구현하기 위한 고성능 반도체의 수요도 증가할 것으로 예상된다. 하지만 이러한 차세대 반도체는 높이 방향으로 적층하는 구조 때문에 작동 신뢰성이 저하될 가능성이 있다. 또한, 공정 및 작동 상황에서 발생하는 열-구조적 문제, 가혹한 제품의 사용환경이 반도체의 수명 신뢰성에 직접적인 위협이 되고 있다. 이와 동시에 데이터 처리속도가 증가하고 있으며, 통신장비의 경우 운용 주파수가 세대를 거듭하여 높아지고 있다. 이에 따라 전기적 인터커넥트의 성능과 신뢰성이 회로 전체의 성능과 신뢰성에 병목이 되고 있는 상황이다. 이러한 문제를 해결하기 위하여 IEEE 로드맵에서는 전기적 인터커넥트에 대한 고장예측 진단 및 건전성 관리의 중요성을 피력하고 있으며, 이 방법으로 고장물리 기반, 빅데이터 및 인공지능 기반의 디지털트윈 전략을 제시하고 있다. 선행연구들을 살펴보면 다양한 파라미터들을 사용하여 결함검출, 고장예측진단, 신뢰성평가 기법을 제안하고 있지만 하나의 파라미터를 가지고 완결하게 신뢰성 평가 방안을 정리한 연구는 부족한 실정이다. 따라서 본 연구에서는 S파라미터 패턴분석 기법을 이용하여 전기적 인터커넥트의 신뢰성평가를 통합적으로 수행할 수 있는 방안을 제시하고자 한다. 본 연구의 신뢰성평가 전략 및 연구결과는 크게 세가지로 나뉜다. 첫째, 인터커넥트가 건전한 상황에서도 열-구조적 변화에 따라 성능이 변할 수 있는데 이를 S-파라미터의 패턴으로 실험적으로 보이고, 전기적으로 모델링하였다. 둘째, 인터커넥트의 결함 성장에 따른 S파라미터 패턴의 변화를 추적하고, 결함에 의한 인터커넥트의 구조적 변화를 전기적으로 모델링하였다. 또한, 그러한 원리를 응용하여 온-칩 결함검출 장치(On-chip canary device)를 설계하였다. 셋째, 인터커넥트에 나타난 결함이 복합적으로 나타나 물리적인 모델링이 불가능 할 경우, 인터커넥트의 결함의 원인과 심각도에 따라 나타나는 S파라미터 패턴을 기계학습 시켜 S파라미터 패턴 만으로도 결함의 원인과 심각도를 판단할 수 있는 알고리즘을 개발하였다. 이러한 신뢰성평가 방법의 기대수명을 확인하기 위해, 차세대 인터커넥트 재료인 그래핀에도 S파라미터 패턴 분석을 이용한 신뢰성 평가기법을 적용하여 재료와 제작 방식에 관계없이 본 연구의 결과가 유효함을 보였다. 본 연구의 결과가 고성능 반도체 개발에 병목이 되고있는 전기적 인터커넥트의 성능과 신뢰성 문제를 해결하여 성공적 차세대 반도체 개발의 교두보가 되기를 기대한다.
