We describe two topics in this dissertation. The first is related to two four-quadrant MOS analog multipliers and the second to a variable gain amplifier.
As for the first topic, we propose a difference-squaring circuit which is made up of two unbalanced-differential pairs connected in a simple way. Making use of the proposed circuit, we reach to a novel four-quadrant MOS analog multiplier. The multiplier is based on the quarter-square technique and consists only of four unbalanced-differential pairs with simple connections. The multiplier was integrated using an 1.2-㎛ n-well CMOS process. In result, the multiplier has an advantage in the viewpoint of chip area due to the simple configuration. At the same time, it achieves an overall electrical performance comparable with recently reported MOS multipliers.
We propose another new MOS analog multiplier using two ternary source coupled transistors (TSCT's) where each TSCT consists of three source-coupled transistors. The new multiplier has three considerable advantages. First, as the results of SPICE simulation, it can operate at very high frequencies more than GHz owing to signals passing from input to output via only one transistor and neutralization scheme at the output of charges fed from parasitic capacitors. Second, it has very simple configuration consisting only of six identical transistors connected in a simple way. In other multipliers, the smallest number of transistors was eight. Finally, it does not need the individual wells and thus has the merit of chip area.
As for the second topic, we design a new variable gain amplifier with emphasis on gain control range and dynamic range, which is based on the Gilbert gain cell technique and consists of two CMOS transconductors and two stages of Gilbert gain cell using new pseudo-bipolar transistors. In design of the VGA, we propose a new pseudo-bipolar transistor and a triode transconductor.
First, the new pseudo-bipolar transistor is proposed in order to overcome the problem existing in parasitic transistors which is currently available in CMOS process. Negative feedback loop around two parasitic vertical bipolar transistors constitutes the pseudo-bipolar transistor. The proposed transistor has an advantage allowing a free collector. The measured results show that the pseudo transistor has superior Early voltage to the vertical transistor. At the same time, the pseudo transistor conforms to the exponential I-V characteristic over at least five decades of currents, which is comparable with the vertical transistor. Use of negative feedback, however, would limit the maximum operating frequency. Therefore, it is concluded that the proposed pseudo-bipolar transistor will be a good alternative when one should use bipolar transistor in CMOS process for telecommunication applications.
Second, we propose the new CMOS triode transconductor which is built around two conversion transistors operating in the triode region with their source and drain voltages kept constant, and eliminates the problems of conventional circuits; transconductance adversely affected by the threshold voltage and a somewhat complicated common-mode feedback circuit necessitated for fully-balanced output operation. The transconductor has advantages that it does not have to be built in floating wells and has the output impedance hundreds times as large as a simple cascode configuration.
The measured results show that the VGA gain monotonically increases in the range of -20dB to 50dB as the control input voltage linearly increases from -5V. The -3dB bandwidth is about 1.85MHz up to 40dB gain. Therefore, it is concluded that the proposed VGA can be applied to the circuits for telecommunication which requires wide gain control range.
본 논문은 혼합모드 (mixed-mode) 집적회로 설계에서 중요한 CMOS 애널로그회로의 설계에 관하여 두가지 주제, 즉 MOS 애널로그 곱셈기 (multiplier) 와 가변이득 증폭기에 대하여 다룬 것이다.
첫번째 주제로 MOS 애널로그 곱셈기에서는 비대칭 차동증폭기 (Unbalanced Differential Pair, UDP) 를 이용한 곱셈기와 세개의 소오스 결합 트랜지스터 (Ternary Source-Coupled Transistor, TSCT) 를 이용한 곱셈기를 제안하였다. 첫번째 곱셈기에서는 두개의 UDP 를 간단한 방법으로 연결하여 구성한 차-제곱 회로 (difference-squaring circuit) 를 제안하여 quarter-square 기법에 바탕을 두고 비선형성분제거법 (nonlinearity cancellation scheme) 을 이용하여 새로운 곱셈기를 구현한 것이다. 결과로서 새로운 곱셈기는 종래의 것보다 간단하여 칩 (chip) 면적에서 이점을 갖고 있고 칩제작후 측정한 결과, 다른 전기적특성에 결함없이 고주파 동작에 유리함을 확인하였다.
두번째 곱셈기에서는 먼저 세 트랜지스터의 소오스 단자를 결합하여 구성한 TSCT 를 제안하였고 이 회로를 기본으로하여 앞서의 곱셈기에서 처럼 quarter-square 기법과 비선형성분 제거법을 이용하여 크게 향상된 곱셈기를 구현한 것이다. 이 곱셈기는 종래의 회로에 비해 세가지 큰 특징을 갖는다. 첫째, 입출력간에 전달거리가 짧고 기생 캐패시터에 의한 폴 (pole) 을 전하중화법 (charge neutralization scheme) 으로 상당부분 제거한 덕택으로 HSPICE 시뮬레이션 결과, GHz 이상의 주파수에서 동작이 가능함을 확인하였다. 둘째, 동일한 여섯개의 트랜지스터만으로 곱셈기를 구성함으로서 간단한 구조를 갖는다. 이는 종래의 것에서 최소수가 여덟인 것에 잘 비교된다. 끝으로 굳이 개별적 웰 (well) 에 제한되지 않은 장점을 지녀 칩면적에서 유리함을 부가한다.
두번째 주제로 가변이득 증폭기에서는 이득 가변범위의 확장에 중점을 두고 길버트 이득 셀 기법(Gilbert gain cell) 을 토대로 가변이득 증폭기를 구성하였다, 이의 구현과정에서 준-바이폴러 (pseudo-bipolar) 트랜지스터를 새로 제안하였다. 준-바이폴러 트랜지스터는 현재 CMOS 프로세스에서 이용이 가능한 두개의 기생 수직-바이폴러 (parasitic vertical-bipolar) 트랜지스터와 부궤환회로로 구성하였고 종래의 CMOS 프로세스에서 이용이 어려웠던 자유로운 콜렉터 (free-collector) 단자를 갖는 바이폴러 트랜지스터의 이용에 선택의 폭을 넓혔다, 다만, 대역폭이 제한되어 1MHz 이하에 자유롭게 이용될 수 있다.
다음으로 CMOS 트랜스 컨덕터는 드레인과 소오스 전압을 일정하게 유지한채 선형영역 (linear region) 에서 동작하는 두개의 MOS 트랜지스터를 핵심회로로 택하여 구성하였고, 그 결과 간단한 캐스코드 (cascode) 구조에 비하여 출력저항이 백배이상 커졌고 또한 개별적 웰에 제약되지 않는 장점을 지니고 있다.
전체적으로 가변이득 증폭기는 넓은 가변이득 범위를 갖고 1MHz 이하에서 좋은 전기적 특성을 나타내고 있으며 칩제작 후 측정결과는 이를 뒷받침한다. 따라서 제안한 가변이득 증폭기는 텔리컴뮤니케이션 분야에 응용이 기대된다.
