In recent years, digital techniques to achieve dynamic focusing have received a great deal attention in ultrasonic imaging systems. Pipelined sampling-delay focusing (PSDF) is widely used for dynamic focusing, in which many ADC's, first-in first-out memories (FIFO's), adders, and sampling clock generation blocks are used. To reduce the complexity of the PSDF system, VLSI implementation for the system is needed, especially for ADC's, FIFO's, adders, and sampling clock generators (SCG). However, bulky SCG composed of large memory makes the VLSI implementation difficult.
To solve the problem, a focusing delay calculation algorithm has been presented. But the algorithm can not be applied to the focusing using low rate sampling. Therefore, a new algorithm is proposed, which extends midpoint algorithm used in the graphic world to achieve accurate focusing delay in the focusing scheme using low rate sampling techniques. The performance of the new algorithm is compared with that of the previous algorithm and hardware structure to implement the new algorithm is proposed. Also, the word length of the proposed hardware and the round-off error of the new algorithm are analyzed.
A beamforming (BF) architecture using the new SCG's, FIFO's, and adders is proposed and compared with the previous BF architecture using FIFO's and adders with respect to FIFO length and memory requirement for the sampling clock generation. A new BF-IC is implemented, which employs the SCG composed of a few digital function units to compute the focusing delay in real time.
Mixed mode IC's including ADC's, FIFO's, adders and SCG's can greatly reduce the focusing system. So, ADC as one cell for the mixed mode IC is needed. To use ADC in the digital focusing using low rate sampling, in this thesis, 10-bit 20 MHz CMOS ADC is designed. This ADC uses a 3-stage pipeline architecture and has the feature of small chip area and high speed. The ADC is composed of wideband high gain op-amps and fast comparators, and uses digital-to-analog subconversion by capacitors so that the linearity of ADC is depended on capacitor-mismatch.
본 논문은 초음파 의료 영상 시스템에서의 digital focusing을 위한 beamforming hardware 에서 sampling clock generation을 위한 new algorithm의 개발과 beamforming을 위한 digital IC의 개발과 digital focusing에서 핵심 요소인 ADC의 설계에 관한 연구이다.
Beamforming(BF)을 위한 digital focusing hardware는 sampling clock generation을 위한 많은 양의 memory로 인하여 복잡하고 거대하다. 이문제를 해결하기 위하여 최근에 memory 대신 간단한 hardware를 이용할 수 있는 지연시간 계산 알고리즘이 개발 되었는데 이 알고리즘은 알고리즘 상의 제약으로 low sampling rate를 이용한 focusing에는 사용할 수 없는 단점을 갖고있다. 그러나 본 논문에서는 이문제를 풀기 위하여 새로운 지연시간 계산 알고리즘을 제안하였다. 새로운 계산 알고리즘은 컴퓨터 그래픽스에서 널리 사용되어온 midpoint algorithm을 확장하여 낮은 sampling rate에서도 정확한 sampling clock을 만들 수 있다. 또 새로운 알고리즘을 수행할 수 있는 hardware를 제안 하였고 이 알고리즘과 기존의 알고리즘의 성능을 비교 하였다. 그결과 이 알고리즘이 기존의 알고리즘 보다 2배 낮은 주파수 에서도 동작할 수 있음을 보였다.
본 논문의 또 다른 연구는 계산 알고리즘을 이용한 sampling clock generator (SCG)를 사용한 새로운 BF architecture의 제안과 그것의 VLSI 구현이다. 새로운 architecture가 필요로하는 FIFO length와 SCG를 위한 memory 양이 분석되었고, 그결과 새로운 architecture는 기존의 architecture에 비하여 FIFO length는 크지만 SCG를 위한 memory 양에서는 매우 적어서 전체적으로 hardware가 감소함을 알 수 있었다. 그리고 새로운 architecture로 부터 BF-IC가 구현되어서 digital focusing system의 소형화를 기대할 수 있게되었다.
본 논문의 나머지 연구는 초음파 영상 시스템에서 ADC와 BF-IC와의 single chip 으로의 집적을 위하여 10 bit 20 MHz의 CMOS ADC 설계와 구현에 있다. 이 목적에 알맞는 ADC의 architecture는 pipelined architecture로서 flash type의 ADC보다 적은 면적, 적은 power 소모, 빠른 conversion 속도를 갖는다. 또한 low rate sampling을 이용한 focusing에 적용하기 위하여 conversion 속도는 20 MHz의 성능을 필요로한다. 본 ADC의 특징은 DA subconversion 과 sampling 및 error amplification 기능을 함께 capacitor array와 op-amp로 이루어진 MDAC로 구현하여 ADC의 성능이 capacitor 들의 matching accuracy에 의존하게 하였다. 그리고 high gain 과 wide bandwidth를 갖는 Input S/H 와 MDAC op-amp를 설계 하였다. 또한 AD subconversion에 필요한 comparator를 설계하여 빠른 switching time을 갖도록 하였다. 전체 회로는 HSPICE를 통하여 function을 검증하였으며, layout 후 parasitic effect를 포함한 netlist를 가지고 다시 simulation을 하여 function을 검증하였다.
