A new MOSFET structure called Compensated Channel nMOSFET (CCMOSFET) has been proposed as an alternative channel structures to lower threshold voltage for low voltage/low power operation with good control of short channel effects(SCE) in sub-0.1㎛ devices, and Device and/or Circuit reliability characterization and projection also have been provided. Device simulation results show that CCMOSFET has much smaller SCE compared with other alternative structures for power supply voltage less than 1.5 volts.
To facilitate MOSFET performance/reliability trade-off, we also propose the E-PLOT method, which is simple and straightforward method to give physical insight into device characterization and design. The salient features of this approach is that it allows us to separate the respective contributions from the saturation voltage and device structure to the substrate current, and more importantly to characterize the time evolution of the substrate current systematically. The effective critical energy for interface state generation during hot-carrier stress has been investigated using the rate equation based on the lucky electron model. The time dependence of interface state generation has been formulated from the measured critical energy. It is found that the major physical mechanism responsible for the saturation behavior of degradation is the enhancement of critical energy. This work provides more accurate and physical reliability projection than the conventional purely empirical power-law model. Moreover, in this proposal, a new approach for simulation of circuit degradation due to hot carrier damage in LDD nMOSFET is presented. Current degradation was modeled by a external source/drain resistance change which is also applicable to bidirectionally stressed devices as well as much more efficient for circuit simulation. This new model can easily be implemented in any circuit simulator.
본 연구에서는 새로운 보상 채널 구조의 nMOSFET 소자의 설계 원칙과 핫 캐리어 효과에 의한 소자와 회로의 열화를 모델링하고 이를 예측하는 방법을 제시하였다. 보상 채널 구조의 nMOSFET는 0.1 미크론 이하의 소자에서 짧은 채널 효과를 적절하게 억제하면서 저전압/저전력 동작을 위하여 문턱 전압을 낮출 수 있는 구조임을 보였다. 제3장에서 제안한 E-PLOT 방식은 스트레스를 받은 소자와 받지 않은 소자 모두에서 기판 전류와 드레인 포화 전압을 특성화 할 수 있는 간단하고 편리한 분석 방법이다. 제4장에서는 럭키 일렉트론 모델에 기초한 증가율식과 E-PLOT을 이용하여 핫 캐리어 스트레스에 의한 계면 상태의 증가를 모델하였다. 또한, 핫 캐리어에 의한 계면 상태의 증가의 시간 의존 함수는 물리적으로는 계면 상태를 발생 시키기 위한 임계 에너지의 증가에 의하여 결정됨을 입증하였다. 제5장에서는 LDD 구조의 소자에서 핫캐리어에 의한 결함으로 인한 드레인 전류의 변화를 모델하고, 이 모델을 회로 시뮬레이터인, AIM-spice에 설치하였다. 드레인 전류의 변화는 소스/드레인의 기생 저항의 변화를 통하여 모델하였다. 이 방식은 두가지 탁월한 장점을 가지고 있다. 첫째, 소스/드레인의 양방향 스트레스를 한 모델을 이용하여 처리할 수 있다. 둘째로는 본 모델은 어떠한 소자의 I-V 모델에도 적용이 가능하고, 모델 파라메터를 간단하게 I-V 측정만을 통하여 추출할 수 있다. 앞서 소개한 신뢰성 연구를 기반으로하여 본 논문에서는 최종적으로 핫 캐리어에 의한 회로의 열화를 예측할 수 있는 신뢰성 예측기를 개발하였다. 이 신뢰성 예측기는 회로를 스트레스 받은 소자로 구성하거나, 스트레스에 의하여 소자의 특성을 변화 시켜서 스트레스 받은 소자의 파라메터를 갖도록 함으로써, 핫캐리어가 어떻게 소자와 회로의 특성을 변화 시키는지를 파악하게 한다.
