We consider the photolithography process for memory chips fabrication. Each wafer is processed at the same machine each time it reenters the process. A stepper in the process requires delicate setup for processing of each circuit layer. We investigate the batch sizes in the steppers. To do this, we use a simplified simulation model that aggregates the other fabrication processes into a single queueing station. We also investigate input regulation policies for the photolithography process. Relationships between performance measures, batch sizes, and input policies are discussed using simulation experiments.
메모리칩 제조공정중 포토공정을 중심으로 뱃치크기결정과 웨이퍼투입정책 문제를 연구한다. 각 웨이퍼는 여러층의 회로 생성을 위해 제조공정을 수회 반복 작업한다. 공정기술적인 이유로 인해 각 웨이퍼는 포토공정에 투입될 때 특정 회로계층들은 동일한 스테퍼에서 작업된다. 회로 생성을 하기전에 상당한 준비작업이 요구된다. 뱃치크기와 제조공정전체의 생산효율에 미치는 영향을 파악하기 위하여 시뮬레이션기법을 사용한다. 문제를 단순화하고 포토공정의 뱃칭문제에 촛점을 맞추기 위해 엣칭등의 후공정은 단일 대기노드화 한다. 모델을 활용하여 포토공정에 새로운 웨이퍼를 투입하는 시점과 양을 결정하는 투입정책도 동시에 연구한다.
