As data communication accounts for most of the energy consumption and the latency when running DNN applications, processing in-memory (PIM) approach that combines the role of the memory and the processor appears. However, previous works on the conventional memories DRAM and SRAM have a limitation of low energy-/area- efficiency. Meanwhile, NAND flash has not been considered as the proper platform for PIM due to its slow and less energy-efficient memory operation. Nevertheless, it has sufficient potential to solve the data communication issue effectively with its high-density and non-volatile properties. In this thesis, a NAND flash-based DNN accelerator, called S-FLASH, that utilizes the properties of NAND flash is proposed. This thesis targets to achieve both high energy efficiency and large area efficiency among various platforms to execute DNN applications. To achieve energy-efficient computation, firstly, a current-sum based computation by utilizing a string structure of NAND flash is implemented. Furthermore, the bit width of partial multiplication by considering the analog-to-digital converter (ADC) resource, which limits the overall energy efficiency and the throughput of the system, is optimized. Lastly, a massive number of zero partial multiplication results from the bit-level sparsity to enhance both energy efficiency and throughput is exploited. The evaluation results show that the proposed method which utilizes the bit-level sparsity maximally achieves 8.23× performance gain. Also, S-FLASH delivers 19.01×, 4.45× higher energy efficiency with 3.46×, 24.85× more on-chip capacity per area than an DRAM- or SRAM-based DNN accelerator, respectively.
데이터 통신이 DNN 어플리케이션 구동의 대부분의 에너지와 시간을 소요함에 따라서 메모리와 프로세서의 역할을 결합하는 프로세싱 인-메모리 (PIM) 기법이 제시되었다. 하지만 기존 DRAM 및 SRAM 기반 연구들 은 낮은 에너지 효율성 혹은 공간 효율성을 보인다는 한계점을 가지고 있었지만 낸드 플래시 메모리는 다른 기존 메모리들에 비해서 느리고 에너지 소모가 크기 때문에 PIM 의 플랫폼으로서 아직 고려되지 않았다. 그럼에도 불구하고 낸드 플래시의 높은 직접도와 비휘발성의 특징은 데이터 통신의 문제를 해결할 수 있는 충분한 잠재력을 보여준다. 이번 연구에서는 낸드 플래시의 장점을 활용할 수 있는 낸드 플래시 기반 DNN 가속기 구조를 제시한다. 이번 연구에서는 낸드 플래시 기반의 DNN 가속기 구조를 통해서 DNN 연산을 위한 다양한 플랫폼들 사이에서 높은 에너지 효율성과 공간 효율성을 가지는 것을 목표로 하였다. 높은 에너지 효율성을 위해서, 전류-합 기반 연산을 낸드 플래시 스트링 구조에서 가능하게 하였다. 또한 제안된 아키텍쳐에서 더 높은 에너지 효율성을 얻기 위해서 전류-합 기반 연산에서 부분 곱셈 유닛의 비트 수를 최적화를 하였다. 마지막으로 DNN 의 비트-레벨 희소성을 활용하여 전체 에너지 효율성을 향상 시키고자 하였다. 비트-레벨 희소성을 활용하기 위하여 제안된 방식은 최대 8.23×의 에너지 향상을 보여준다. 또한 제안된 가속기 구조는 SRAM 기반 가속기 대비 4.45×, 24.85×의 높은 에너지 효율과 높은 공간 효율을 보여주며, DRAM 기반 가속기 대비 19.01×, 3.46× 의 높은 에너지 효율과 높은 공간 효율을 보여준다.
