In a semiconductor fab, many different types of wafer lots go through several hundreds of process steps, each of which has several similar process tools. There have been numerous works on scheduling or dispatching rules for determining the next lot to be processed and the tool that will process the lot. Too much waiting or delay between a pair of process steps tends to cause wafer quality degradation due to ion migration, oxidation, crystallization, or particle contamination. Such quality risk increases as the circuit width shrinks down continually, complex 3-dimensional chip architectures are increasingly used, and high-rise circuit stacking becomes common in modern fabs. Therefore, fabs have many queue time constraints between pairs of process steps such that a lot completed at a process step should take another process step within a specified time. We therefore should have scheduling rules to minimize violation of such time constraints. To do this, we propose a new scheduling rule to reduce such violation risk that derives the due date for each process step from the queue time constraints and then apply the well-known critical ratio rule. To deal with multiple wafer lot types, we combine the critical ratios of all lot types by taking the sum of their inverses, called SICR(Sum of Inversed Critical Ratios). We determine the target SICR for each process step by the target production quantities, called move targets, of each wafer lot types and the tool capacity. We then get the SICR value feedback from the current and next process steps and determine the scheduling priority of each waiting lot. By simulation, we experiment the effectiveness of the proposed dispatching rule, called SICR-Feedback. The proposed rule achieves the move targets better and violates the queue time constraints less than the basic due date-based rule such as EDD(Earliest Due Date) First.
반도체 FAB은 수 백 공정 스텝과 각 공정별 복수의 설비로 구성되어 다양한 제품을 24시간 쉬지 않고 생산하는 크고 복잡한 시스템이다. 이러한 반도체 FAB의 최적 생산성을 위해 처리할 Lot를 결정하는 스케줄링 또는 디스패칭 룰 연구는 활발히 진행되어 왔다. Lot의 너무 긴 공정간 대기시간은 Ion Migration이나 Oxidation, Crystallization, Particle Contamination 등 Wafer 품질 저하를 초래할 수 있기에, 반도체 FAB은 Lot이 특정 공정 과정을 마친 후 다음 공정에 투입되기 전 까지의 시간인 큐 타임에 제약을 가지는 경우가 많다. 본 연구는 반도체 FAB의 큐 타임 제약을 가지는 공정에서 생산성을 최대화하고 Wafer 평균 품질을 향상시킬 수 있는 후 공정 피드백 기반 디스패칭 방법론을 제안한다. 이를 위해 특정 공정에서 대기중인 WIP들의 처리 시간, 큐 타임 제약시간 등의 정보를 담은 SICR이라는 새로운 지표를 정의했다. 본 연구에서는 이 지표를 해당 공정의 SICR과 후 공정의 SICR 정보를 피드백 받아 제품의 우선순위를 조정하는데 사용하였고, 그 결과 큐 타임 정보를 피드백을 하지 않은 기존 룰에 비해 더 높은 목표 생산량 달성율과 더 낮은 큐 타임 제약 위반율을 보였다.
