This work proposes an input-buffer embedding dual-residue pipelined-SAR ADC with a nonbinary capacitive interpolation 2nd-stage SAR ADC. Owing to the immunity to noise-coupling of the proposed nonbinary capacitive interpolation technique, the 2nd stage could resolve a 7-bit resolution. The input buffer embedded in the first stage reduces the burden of input driving. The prototype ADC is fabricated in a 28nm CMOS process with an active area of 0.043mm2 and operates under a 1V supply. This work achieves a SNDR and a SFDR of 54.25 dB and 70.06 dB, respectively, at the 120MS/s sampling speed.
본 논문은 두번째 단에 비이진 용량성 인터폴레이션 축차비교형 아날로그-디지털 변환기가 사용되고 입력 버퍼가 내장된 이중 잔류 축차 비교형 파이프라인 아날로그-디지털 변환기에 대한 연구이다. 제안하는 비이진 용량성 인터폴레이션의 노이즈 커플링에 강인한 구조로 인해, 두번째 단은 7-비트를 변환한다. 첫번째 단의 내장된 입력 버퍼는 입력 드라이빙의 부담을 감소시킨다. 프로토 타입 아날로그-디지털 변환기는 28nm CMOS 공정으로 진행되었으며 0.043mm2의 면적을 가지고 1V의 공급전압에서 동작한다. 120MS/s의 샘플링 속도와 나이퀴스트 입력 전압 조건에서 각각 54.28dB와 70.06dB의 SNDR과 SFDR을 가진다.
