To support high bandwidth for a graphic computing system, the data rate of GDDR6 is required to be over 20Gbps. It becomes extremely difficult to keep the date rate of GDDR6 at 2XGbps considering signal integrity (SI). To guarantee the SI of DQ, the skew of WCK, which is a data clock, must be minimized. From the verification process, we found that the speed of WCK skew and the data rate of GDDR6 are closely related.
In this work, a WCK design optimization method using reinforcement learning is proposed to achieve over 20Gbps. As a result of training, the skew of WCK is successfully reduced to 70%. The proposed method is relatively simple and powerful because the circuit can be designed only with the target specification.
그래픽 컴퓨팅 시스템의 높은 대역폭을 지원하려면 GDDR6의 데이터 속도가 20Gbps 이상이어야한다. 신호 무결성 (SI)을 고려하면 GDDR6의 데이터 속도를 2XGbps로 유지하는 것이 매우 어렵다. DQ의 SI를 보장하기 위해서는 데이터 클럭 인 WCK의 skew를 최소화해야한다. 검증 과정에서 WCK 스큐의 속도와 GDDR6의 데이터 속도가 밀접한 관련이 있음을 발견하였다.
본 연구에서는 20Gbps 이상을 달성하기 위해 강화 학습을 이용한 WCK 설계 최적화 기법을 제안한다. 트레이닝의 결과로 WCK의 Skew가 성공적으로 70 %로 감소했다. 제안하는 방법은 목표 사양으로만 회로를 설계 할 수 있기 때문에 비교적 간단하고 강력하다.
