Nowadays, internet data traffic is increasing with the development of information and communication technology. In recent years, mobile data traffic is increasing due to the increase in the use of mobile devices, and the performance of mobile devices for processing such a large amount of data is also steadily improving. The clock speed is steadily increasing to increase the data processing speed of mobile devices, and the power supply voltage is also lowered to increase the battery usage time. This trend is similarly seen in mobile application processors and graphics processors and in DRAM, which is one of the key components of mobile devices. In the case of mobile DRAM, LPDDR5, which can process data of 6.4Gb/s/pin, was recently announced, and on a single chip basis, it exceeds the data processing speed of DRAM for personal computers and servers. As the clock speed of the mobile DRAM increases and the power supply voltage decreases, the clock jitter due to power supply noise is increasing, and such clock jitter makes high-speed operation of the DRAM more difficult. The clock jitter of DRAM is mainly caused by power supply noise in the clock distribution network. In this thesis, a novel architecture of a clock distribution network for DRAM using an adaptive filter was proposed to compensate the clock jitter generated in the clock distribution network due to the power supply noise of the DRAM. The proposed clock distribution network is based on LPDDR5's clock distribution network and its operating voltage is 1.0V and its operating speed is 6.4Gb/s. In an environment where the power supply noise to 50mV$_{pp}$, the data-eye has increased from 45ps to 105ps, and the jitter of the clock has decreased from 21.7ps to 2.6ps.
정보통신 기술의 발달로 인터넷 데이터 트래픽은 점점 늘어나고 있다. 최근에는 모바일 디바이스의 사용 증가로 인한 모바일 데이터 트래픽이 더욱 증가하고 있으며, 이러한 방대한 데이터를 처리하기 위한 모바일 기기의 성능도 꾸준히 발전하고 있다. 모바일 기기의 데이터 처리 속도를 높이기 위해 클럭 속도가 꾸준히 증가하고 있으며, 배터리 사용 시간을 증가시키기 위해 전원 전압 또한 낮아지고 있다. 이러한 경향은 모바일용 어플리케이션 프로세서나 그래픽 프로세서뿐만 아니라 모바일 기기의 핵심 부품 중 하나인 디램에서도 유사하게 나타나고 있다. 모바일 디램의 경우 6.4Gb/s/pin의 데이터 처리가 가능한 LPDDR5가 최근 발표되었으며, 단일 칩 기준으로 개인용 컴퓨터 및 서버 용 디램의 데이터 처리 속도를 뛰어 넘고 있다. 모바일 디램의 클럭 속도 증가와 전원 전압이 낮아짐에 따라 전원 잡음에 의한 클럭 지터가 증가하고 있으며, 이러한 클럭 지터는 디램의 고속 동작을 더욱 어렵게 만들고 있다. 디램의 클럭 지터는 클럭 분배 네트워크의 전원 잡음에 의해 주로 발생한다. 본 학위논문에서는 디램의 전원 잡음에 의해 클럭 분배 네트워크에서 발생하는 클럭 지터를 상쇄하기 위해 적응 형 필터를 사용한 새로운 구조의 디램 용 클럭 분배 네트워크를 제안하였다. 제안된 클럭 분배 네트워크 LPDDR5의 클럭 분배 네트워크를 기본 구조를 사용하였으며, 동작 전압은 1.0V 그리고 동작 속도는 6.4Gb/s이다. 전원 전압이 최대 50mV까지 변화하는 환경에서 데이터의 크기는 45ps에서 105ps로 증가되었으며, 클럭의 지터는 21.7ps에서 2.6ps로 감소하였다.
