This thesis proposes a 120 GHz quadrature phase-locked loop for CMOS-based short-range wireless chip-to-chip communication applications. First, the design requirements of the quadrature phase-locked loop for the 120 GHz, 16-QAM modulation system are analyzed: it is essential to have a phase noise of -90 dBc/Hz or less, a phase jitter of 93.3 fsec or less, and an image rejection ratio of 30 dBc or more at 120 GHz phase-locked loop, in conclusion. An integer-N phase-locked loop using an injection-locked frequency tripler is adopted to present an idea to satisfy the requirements. To ensure low phase noise and low phase jitter, proposed 120 GHz phase-locked loop consisting of a phase-locked loop operating in the 40 GHz band, an injection-locked frequency tripler in the 120 GHz band, and a hybrid coupler and I/Q correction circuit in the 120 GHz band are cascaded. A gate-source and source-gate feedback type 40 GHz colpitts oscillator with a feedback circuit that can further reduce the phase noise of the conventional transconductance-boosted colpitts oscillator is proposed and analyzed. In order to generate a high output power with low DC power consumption in the 120 GHz band, a broadband, high power efficiency injection-locked frequency tripler chain is analyzed: the proposed structure can extract harmonic power efficiently under low supply voltage. For wideband operation, a switching transformer inductor is proposed to extend the frequency lock range. In order to generate a quadrature signal, a hybrid coupler in the 100-140 GHz band is designed, and an I/Q correction circuit is also designed to control a quadrature phase control range of 20 degree and a gain control range of 1.5 dB to maximize the image rejection ratio. The phase-locked loop was fabricated through the 40-nm CMOS process, and the phase jitter of 353 fsec and the reference spur of -40 dBc or less are verified through the 40 GHz phase synchronization loop. The integrated 120 GHz phase-locked loop achieves 117.96 GHz, 363 fsec jitter, and an reference spur of -40 dBc or less. In addition, as a joint research, a hybrid coupler and an I/Q mismatch controller with the proposed injection-locked frequency tripler, is integrated in the D-band transmitter and receiver chipset, to verify the system requirements suggested at the beginning. This is verified by conducting an communication experiment. Finally, a data rate of 20 Gbps is obtained in the 120 GHz band with 16-QAM modulation.
이 논문은 씨모스 기반의 근거리 무선 칩 투 칩 통신 응용을 위한 120 GHz 직교 위상 동기화 루프를 제안한다 . 반도체 화합물 소자에 비해 주변 디지털 회로들과의 연결성 및 집적도가 높고 상용화 가치가 큰 씨모스 소자 기술을 바탕으로, 120 GHz 대역 위상 동기화 루프를 연구하여 sub-THz 초고속 무선 통신 시스템에 적용하고자 하였다. 120 GHz 대역 16-QAM 모듈레이션 시스템에 대한 직교 위상 동기화 루프의 설계 요구도를 분석하였으며, 결론적으로 120 GHz, 1 MHz 오프셋에서 -90 dBc/Hz 이하의 위상 잡음, 90 fsec 이하의 위상 지터, 30 dBc 이상의 이미지 제거 비율을 갖는 것이 필수적인 요소임을 확인하였다. 이를 위한 구조로서 주입동기식 3체배기를 활용한 Integer-N 위상동기루프를 채택하여 각각의 블록에서 요구도를 만족하기 위한 아이디어를 제시한다. 낮은 위상 잡음 및 위상 지터를 확보하기 위해 40 GHz 대역에서 동작하는 위상 동기화 루프와 120 GHz 대역의 주입동기식 3체배기, 그리고 120 GHz 대역의 하이브리드 커플러 및 I/Q 보정 회로로 구성된 위상 동기회 루프을 설계하였다. 세부 회로로서 기존의 트랜스컨덕턴스-증폭 콜핏츠 발진기의 위상 잡음을 추가로 줄일 수 있는 귀환 회로를 추가한 게이트-소스, 소스-게이트 귀환 형태의 40 GHz 대역 콜핏츠 발진기를 제안하였다. 또한 120 GHz 대역에서 저전력으로 높은 출력 신호를 생성하기 위해 광대역, 높은 전력 효율을 갖는 주입동기식 3체배기를 제안하였다. 주입동기식 주파수의 주입 잠금 범위 및 전력 효율을 최대화하기 위해 크로스 커플링 구조의 발진기에서 주파수 체배기를 응용할때의 트랜스컨덕턴스 변화량에 따라 전력 효율이 바뀜을 확인하였고, 이를 분석하여 최적의 공급전압에서 동작할 수 있는 주입동기식 3체배기, 전력 효율이 좋은 주입동기식 버퍼를 연결하여 주입동기식 3체배기 체인을 제안하였다. 광대역으로 동작하기 위해 스위칭 트랜스포머 인덕터를 적용하여 주파수 잠금 범위를 확장할 수 있었다. 직교 위상 신호를 생성하기 위해 100-140 GHz 대역 하이브리드 커플러를 설계하였으며, 이미지 제거 비율을 최대화하기 위해 20도 이상의 위상 오차, 1.5 dB 의 신호 이득 오차를 조절할 수 있는 I/Q 보정회로를 같이 설계하였다. 씨모스 40 나노 공정을 통해 위상 동기화 루프를 제작하였고, 하위 블록인 40 GHz 위상 동기화 루프를 통해 -101 dBc/Hz의 위상 잡음, -40 dBc 이하의 레퍼런스 스퍼를 검증하였다. 집적된 120 GHz 대역 직교 위상 동기화 루프는 117.96 GHz, 363 fsec 지터, 40 dBc 이상의 이미지 제거 비율을 획득하였다. 또한 공동 연구로서 서두에 제시한 시스템 요구도 만족 여부를 확인하기 위해 제안된 주입동기식 3체배기에 하이브리드 커플러, I/Q 미스매치 조절기를 추가하여 기존의 D-band Tx, Rx와 집적한 칩의 통신 실험을 진행하여 이를 검증하였다. 최종적으로 16-QAM 모듈레이션으로 120 GHz 대역에서 20 Gbps 의 데이터 전송률을 획득하였다.
