Fast Fourier transform (FFT) is widely used in the orthogonal frequency division multiplexing (OFDM) systems to overcome the issues related to the generation of orthogonal subcarriers. This paper proposes a plane-wise time-multiplexing processing as a simple FFT processing method for 5th generation (5G) new radio (NR) communication systems, and a hardware architecture for it. The proposed method simplifies the FFT processing required in the 5G NR communication systems by dividing the entire FFT into several planes and time-multiplexing them, which makes the very-large-scale integration (VLSI) design simple. In addition, in order to reduce the size of the memory that occupies most of the area of the FFT hardware, precision tapering is proposed based on the fundamental property of FFT hardware implementation. Simulation results show that the precision tapering reduces the sizes of the delay buffer and twiddle factor memory by 4.18% and 17.14%, respectively, for the proposed FFT hardware architecture, while maintaining the signal-to-quantization-noise-ratio (SQNR) obtained with the previous uniform precision structure.
고속 푸리에 변환은 직교 주파수 분할 다중화 시스템에서 직교 부 반송파들의 생성과 관련된 문제를 극복하기 위해 널리 사용된다. 이 논문은 5세대 통신 시스템을 위한 간단한 고속 푸리에 변환 처리 방법으로 평면 방식 시간 다중화 처리와 그것을 위한 하드웨어 아키텍처를 제안한다. 제안하는 방법은 전체 고속 푸리에 변환을 여러 개의 평면으로 분할하여 그것들을 시간 다중화 함으로써 5세대 통신 시스템에서 요구되는 고속 푸리에 변환 처리를 단순화시키며, 이는 VLSI 설계를 간단하게 만든다. 추가적으로, 고속 푸리에 변환 하드웨어의 대부분의 면적을 차지하는 메모리의 크기를 줄이기 위해 고속 푸리에 변환 하드웨어 구현의 근본적인 특성에 기반하여 정밀도 테이퍼링이 제안된다. 실험 결과는 정밀도 테이퍼링이 제안된 고속 푸리에 변환 아키텍처에 대해 기존의 균일 정밀도 구조로 얻은 신호 대 양자화 잡음 비를 유지하면서 지연 버퍼 및 회전 요인 메모리 크기를 각각 4.18% 및 17.14% 감소시키는 것을 보여준다.
