This work presents a loop-unrolled successive approximation register (LU SAR) ADC without additional calibration. Conventional LU SAR ADCs have several comparators per each bit to remove the delay, therefore the mismatches between them degrade the performance of ADCs. Proposed ADC adopts the modified double-tail comparator which shares the preamplifier and separates the latches. Since the input-referred offset between the latches is reduced by the gain of the pre-amplifier, it does not require calibration. It enables a speed-enhanced architecture compared to the conventional SAR ADC with a compact area. The prototype 6-bit 700-MS/s SAR ADC was implemented in CMOS 28-nm process and has 0.0012 mm2 small area. With Nyquist input, the measured signal-to-noise- and-distortion-ratio (SNDR) and spurious-free dynamic range (SFDR) are 34.34 and 49.97 dB, respectively consuming 1 mW. The ADC achieves 33.8 fJ/conversion step Walden figure-of-merit (FOM) at 700-MS/s.
본 논문은 추가적인 보정 기법이 필요하지 않은 루프-언롤드 축차 비교형 아날로그-디지털 변환기에 대한 연구이다. 기존의 루프-언롤드 변환기는 여러 개의 비교기를 두어, 비교기의 리셋 시간과 루프 딜레이를 없애고자 하는 구조이다. 따라서 일반적인 축차 비교형 변환기에 비해 더 빠른 동작이 가능하지만, 여러 비교기 사이의 부정합이 아날로그-디지털 변환기의 성능을 저하시키는 요소가 된다. 이러한 문제점에 착안하여 본 논문에서 제안하는 변환기는 기존의 double-tail 비교기를 변형하여 프리앰프는 공유하고, 래치는 분리하는 구조를 적용하였다. 래치의 부정합은 프리앰프의 전압이득에 의해 감소되어 특정 범위 내로 값이 작아질 경우, 보정 기법을 사용하지 않아도 변환기의 성능에 영향을 주지 않는다. 이는 일반 축차 비교형 변환기와 비교해 고속의 동작이 가능하고, 기존 루프-언롤드 변환기에서 설계 복잡도를 증가시켰던 보정 회로를 제거하여 매우 작은 면적의 설계를 가능하게 하였다. 나이퀴스트 입력에 대하여 측정된 신호 대 잡음 및 왜곡 비율과 스퓨리어스 없는 동작 범위는 각각 34.34와 49.97 dB이다. 700-MS/s 샘플링 속도에서 1-mW의 전력을 소모하여 33.8fJ/conversion step의 Walden 성능 지표를 가진다.
