Recently, an intelligent society based on hyper-connectivity is coming with development of digital technology such as artificial intelligence and big data. In particular, deep neural network computation, which is a part of artificial intelligence algorithms forming multiple networks by itself, is a core technology of the 4th industrial revolution. The previous deep neural network operation was mainly performed in a computing device because the learning and inference process consists of a number of algorithms of multiplication and addition operations. However, a computing device such as a central processing unit (CPU) is not suitable for performing high-speed deep neural network operations because CPU performs complex operations in series. Therefore, a lot of research has been conducted on a deep neural network hardware accelerator which can perform relatively simple calculations in parallel and assists the computing device through a fast interface with a memory device. However, in the deep neural network based on the von Neumann architecture, where the computing device and the memory device are separated, frequent access to the memory device for loading and storing the data required for the calculation becomes bottleneck that induces enormous time delay and power. Recently, in order to minimize such bottlenecks, a computing in-memory architecture is emerging with the advantage of performing simple operations such as addition and multiplication in a memory device. In this thesis, two hafnia-based nonvolatile memory devices are studied to implement a deep neural network hardware accelerator based on a new computing in-memory architecture.
In the first chapter of this thesis, we described the problems of deep neural network operations based on the von Neumann architecture and the needs of computing in-memory architecture. In addition, we analyzed neural network hardware accelerator models utilizing various memory devices. Finally, we defined the required property of non-volatile memory (NVM) device for the application of the accelerator model as below. Memory window, switching speed, endurance, retention, multilevel level (symmetry), and density.
In the second chapter of this thesis, we studied interfacial dipole switching memory device, which is recently reported as a promising NVM. Conventional interfacial dipole switching device is not able to be applied to a deep neural network hardware accelerator owing to small memory window (≈ 2 V). In order to exploit for deep neural network accelerator, we improved the memory window characteristics (≈ 8.05 V) by proposing a new device structure for inducing bidirectional oxygen atom relocation. Additionally, we performed various electrical and physical property analysis to reveal the nonvolatile memory characteristic is from the interfacial dipole switching mechanism.
In the third chapter of this thesis, we present a hafnia ferroelectric field effect transistor. We studied a ferroelectric field-effect transistor (FeFET) including a floating gate (metal-halfnia ferroelectric-metal-gate oxide-silicon). Employing MFMIS FeFET, we improved memory window, durability, and switching speed characteristics by controlling the capacitance ratio of ferroelectric layer and SiO2 gate oxide. Furthermore, in order to achieve stable ferroelectricity in a relatively thick (30 nm) ferroelectric, we modulated hafnium and zirconium ratios. By electrical and physical analysis, is has been obviously confirmed that stable orthorhombic phase (o-phase) even in a relatively thick ferroelectric. We integrated the relatively thick HZO to a field effect transistor, which leads a wide memory window (≈ 16 V), fast switching speed (≈ 20 ns), and excellent endurance (> 10$^11$ cycle) properties.
최근 인공 지능, 빅데이터 등의 디지털 기술 발달로 초 연결 기반의 지능화 사회가 도래하고 있다. 특히 인공 지능 알고리즘의 한 부분인 딥 뉴럴 네트워크 연산은 스스로 다중 네트워크를 형성하여 데이터를 학습하는 제4차 산업 혁명의 핵심 기술이다. 기존의 딥 뉴럴 네트워크 연산은 학습 및 추론 과정이 다수의 곱셈과 덧셈 연산의 알고리즘으로 구성되기 때문에 주로 연산 장치에서 진행되었다. 하지만 중앙처리장치와 같은 연산 장치는 복잡한 연산을 직렬로 수행하기 때문에 고속의 딥 뉴럴 네트워크 연산을 수행하기에 적합하지 않다. 이에 상대적으로 간단한 연산이 병렬로 진행되고, 메모리 장치와의 빠른 인터페이스를 통해 연산 장치를 보조하는 딥 뉴럴 네트워크 하드웨어 가속기에 대한 연구가 많이 진행되어 왔다.
하지만 연산 장치와 메모리 장치가 분리되어 있는 폰 노이만 아키텍처 기반의 딥 뉴럴 네트워크는 연산 과정에 필요한 데이터를 불러오고 저장하기 위해 메모리 장치로의 접근이 빈번하고 이 과정에서 막대한 시간 지연과 전력이 소모되는 병목 현상이 발생한다. 최근, 이러한 병목 현상을 최소화하기 위해 덧셈, 곱셈과 같은 간단한 연산을 메모리 장치에서 수행하는 컴퓨팅 인 메모리 아키텍처가 새롭게 대두되고 있다. 이 논문에서는, 새로운 컴퓨팅 인 메모리 아키텍처를 기반으로 하는 딥 뉴럴 네트워크 하드웨어 가속기를 구현하기 위해 두 가지의 하프니아 기반의 비 휘발성 메모리 소자에 대한 연구를 소개한다.
이 논문의 첫번째 장에는 폰 노이만 아키텍처 기반의 딥 뉴럴 네트워크 연산의 한계와 컴퓨팅 인 메모리 아키텍처의 필요성에 대해 기술한다. 또한 지금까지 보고된 다양한 메모리 소자를 활용한 뉴럴 네트워크 하드웨어 가속기 모델을 분석하고 이상적인 가속기 구현을 위한 소자 특성을 메모리 윈도우, 내구성, 유지력, 스위칭 속도, 집적도, 다치 레벨 (대칭성)과 같이 6가지로 정의한다.
이 논문의 두번째 장에는 최근 보고된 비 휘발성 메모리 소자인 계면 다이폴 스위칭에 대해 연구한다. 기존의 계면 다이폴 스위칭은 작은 메모리 윈도우(≈ 2 V) 특성으로 인해 딥 뉴럴 네트워크 하드웨어 가속기 응용이 불가능하다. 우리는 양방향 산소 원자 재배치를 유도하기 위한 새로운 소자 구조를 제안하여 메모리 윈도우 특성(≈ 8.05 V)을 개선하였다. 추가적으로 소자의 비 휘발성 메모리 특성이 계면 다이폴 스위칭에 기인하고 있음을 전기적, 물성 분석을 통해 논리적으로 밝힌다.
이 논문의 세번째 장에는 하프니아 강유전체 필드 이펙트 트랜지스터에 대해 연구한다. 우리는 플로팅 게이트를 포함하는 구조(메탈-하프니아 강유전체-메탈-게이트 산화막-실리콘)의 강유전체 필드 이펙트 트랜지스터를 연구했고 강유전체와 게이트 산화막의 커패시턴스를 조절하여 메모리 윈도우, 내구성, 스위칭 속도 특성을 개선했다. 또한 상대적으로 두꺼운(30nm) 강유전체에서 안정적인 강유전성을 확보하기 위해 다양한 하프늄, 지르코늄 비율에 따른 특성을 분석했다. 전기적, 물성 분석을 통해 상대적으로 두꺼운 강유전체에서 안정적인 강유전성을 확인했고 강유전체 필드 이펙트 트랜지스터에 적용하여 넓은 메모리 윈도우(≈ 10 V), 빠른 스위칭 속도(≈ 20 ns), 내구성(> 10$^11$ Cycle) 좋은 비 휘발성 메모리 소자 특성을 확인했다.
