High-order modulation in the 60GHz band is required to achieve a data rate of several tens of Gbps, and the jitter characteristic of the frequency synthesizer is an important performance to achive high order modulation. To this end, this study deals with a low-power, low-jitter 10GHz frequency synthesizer for a heterodyne 60GHz wireless communication system. The 10GHz frequency synthesizer was fabricated using a 65nm CMOS process. In this study, in order to achieve low power, a divider with multiple division ratio combined with logical operation functions was designed. In addition, in order to achieve low spur performance, a charge pump having a symmetrical structure was designed. The maximum RMS jitter of the 10GHz phase-locked loop is 371fs, and the spur is -55dBc. The power consumption of the 10GHz phase locked loop is 5.77mW, and the multi-modulus divider for low power consumes 0.12mW power. Finally, low power performance due to the proposed divider was achieved, and also improved spur performance through the proposed charge pump.
수십 Gbps 급 데이터 전송 속도를 달성하기 위해 60GHz 대역에서의 고차 변조가 필요한데, 이 때 주파수 합성기의 지터 특성은 중요한 성능이다. 이를 위해, 본 연구에서는 헤테로다인 60GHz 무선 통신 시스템을 위한 저전력 낮은 지터를 갖는 10GHz 주파수 합성기를
다루었다. 10GHz 주파수 합성기는 65nm CMOS 공정으로 제작되었다. 본 연구에서, 저전력을 달성하기 위하여, 논리 연산 기능이 합쳐진 다중분주비를 갖는 분주기를 설계하였다. 또한, 낮은 스퍼 성능을 달성하기 위하여, 대칭구조의 전하 펌프를 설계하였다. 10GHz 위상고정루프의 최대 RMS 지터 는 371fs 이고, 스퍼 는 -55dBc이다. 10GHz 위상 고정루프의 전력 소모량은 5.77mW이고, 저전력을 위한 다중분주비분주기는 0.12mW 전력을 소모한다. 최종적으로, 제안된 분주기로 인한 저전력 성능이 달성되었고, 또한, 제안된 전하펌프를 통한 스퍼 성능의 개선도 이루었다.
