Circuits that are placed with very low (or high) aspect ratio are susceptible to routing overflows. Such designs are difficult to close and usually end up with larger area with low area utilization. We observe that non-uniform setting of utilization target greatly helps in these designs, specifically low utilization in the center and gradually higher utilization toward the ends. We introduce a convolutional neural network (CNN) model to predict the setting of utilization target values. Clock wires and clock buffers added after clock tree synthesis (CTS) cause overflows that were not present in the placement stage. In this paper, a method of predicting the overflow region caused by CTS in the pre-CTS stage and reducing the overflow through flip-flop clustering and relocation was also proposed. Experiments indicate that routing congestion overflows are reduced by 29\% on average of test designs with 40% reduction in wirelength. Routable chip areas are averagely reduced by 18% than commercial tool and clock buffers are also reduced by 32%.
매우 낮은 (또는 높은) 종횡비로 배치된 회로는 라우팅 오버플로에 취약하다. 이러한 디자인은 설계완료가 어려우며 일반적으로 영역 활용도가 낮은 더 넓은 크기로 끝난다. 사용률 목표의 불균일 설정은 이러한 설계에서, 특히 중앙의 낮은 사용률과 끝으로 갈수록 점차 높은 사용률 설정 시 큰 도움이 된다. 사용 목표 값의 설정을 예측하기 위해 컨볼 루션 신경망 모델을 제안한다. 또한, 클록 트리 합성 후에 추가 된 클록 와이어 및 클록 버퍼는 배치 단계에 없었던 오버플로를 유발한다. 본 학위논문에서는 CTS 전 단계에서 CTS 로 인해 발생하는 오버 플로우 영역을 예측하고 플립 플롭 클러스터링 및 재배치를 통해 오버 플로우를 줄이는 방법도 제안한다. 실험에 따르면 와이어 길이가 40% 감소한 테스트 디자인에서 혼잡 오퍼플로는 평균 29% 감소했다. 라우팅 가능한 칩 영역은 상업용 도구보다 평균 18\% 작아졌으며 클럭 버퍼도 32% 줄어든다.
