As research on machine learning has been actively carried out, accelerators are drawing attention. These processors, called NPU, are used in real life as integrated chips along with conventional processors and are performing various tasks based on their reasoning results. However, their fault decision can cause huge losses such as autonomous driving. So, they need to have a system for not only performance but also strong security. Therefore, in this paper, we propose a hardware-based security technique to minimize performance reductions in integrated chip systems (SoC: System-on-a-chip). Based on confidentiality and integrity assurance techniques used in traditional processors, we introduce several ideas such as separate page tables per context, counter trees for shared memory, appropriate security granularity for machine learning workloads, and counter overhead reduction using read-only operations. Finally, this architecture shows only $3.52\%$ for small machine learning models and $26.80\%$ performance degradation for small and big models.
최근 기계학습 관련 연구들이 활발하게 진행됨에 따라 이를 빠르게 처리할 수 있는 가속기들이 주목받고 있다. 기계학습 가속기(Neural Processing Unit; NPU)라 불리는 이 프로세서들은 기존의 프로세서와 함께 통합 칩의 형태로 실생활에 사용되고 있으며 이의 추론 결과를 바탕으로 여러 임무를 수행하고 있다. 하지만 이들이 수행하는 임무는 자율주행과 같이 실패 시 막대한 손실을 입힐 수 있는 일들이기 때문에 빠르게 처리할 수 있는 성능 뿐만 아니라 여러 공격에도 대응 할 수 있는 시스템을 갖추어야 한다. 본 논문에서는 여러 프로세서가 한 칩에 통합되어 있는 통합 칩 시스템(SoC: System-on-a-Chip)에서 성능 감소를 최소화할 수 있는 하드웨어 기반의 보안 기법을 제안한다. 전통적인 프로세서들에서 사용되는 기밀성, 무결성 보장 기법들을 기반으로 context 마다 분리된 페이지 테이블, 공유 메모리를 위한 카운터 트리, 기계학습에 맞는 적합한 보안 granularity 그리고 읽기 전용을 활용한 카운터 오버헤드 감소 등의 여러 아이디어 적용하여 작은 크기의 머신러닝 모델에 대해 3.52%, 큰 모델을 포함하면 26.80% 만의 성능 저하만 보임을 확인하였다.
