Through-silicon via (TSV) technology has emerged as a key component of three-dimensional (3-D) integrated circuits (ICs). As the integration density in a package increases, the nonlinear metal-oxide-semiconductor (MOS) capacitance in TSVs has a greater effect on the electrical performance of the devices. Charge type imperfections due to the deposition of a dielectric layer are important factors which can change the characteristics of the MOS capacitance. In this dissertation, we proposed a rigorous MOS capacitance modeling of TSVs for 3-D ICs. MOS capacitance and depletion region can be modelled by the nonlinear Poisson’s equation including the charge type imperfections. In the procedures to solve this equation, the proposed method considers not only the tempera-ture effect of intrinsic carrier concentration and silicon bandgap energy, but also the shift effect of the flat band voltage due to the charge type imperfections. The MOS capacitance model is proposed using this solution and two applications using this model are presented. First, a method for determining a keep-out zone (KOZ) for 3-D ICs is presented. An increase in the TSV density causes the charge carrier mobility in neighboring semiconductor devices to be influenced more by the electric field (E-field) around the TSV. The KOZ is required to ensure the proper operation of 3-D ICs using TSVs given these negative effects. Second, a method for detecting the interface-trap charge density (D$_{it}$) and lateral nonuniformity (LNU) of charge type imperfections in TSVs is presented. In particular, as the LNU is known to be an important cause of the stress-induced leakage current in the dielectric material, in order to ensure the reliability of the system, the methods for determining whether the LNU exists in TSV and eliminating this LNU must be devised.
실리콘 관통 전극 3차원 집적회로의 중요한 기술로서 부각되고 있다. 패키지의 집적도가 높아짐에 따라 실리콘 관통 전극의 금속-산화물-반도체 커패시턴스가 디바이스의 전기적 성능에 큰 영향을 미친다. 유전체 층의 증착으로 인한 전하 형태의 결함들은 금속-산화물-반도체 커패시턴스의 특성을 변화시킬 수 있는 중요한 요소이다. 본 학위논문에서, 3차원 집적회로 구현을 위한 실리콘 관통 전극의 금속-산화물-반도체 커패시턴스 모델링을 제안한다. 금속-산화물-반도체 커패시턴스 및 공핍 영역은 전하 형태의 결함들을 포함하는 비선형 포아송 방정식으로 모델링 할 수 있다. 이 방정식을 풀기 위한 절차에서 제안 된 방법은 반도체 내부의 고유 캐리어 농도와 실리콘 밴드 갭 에너지의 온도 효과뿐 만 아니라 전하 형태의 결함들로 인한 플랫 밴드 전압 변동 효과를 고려한다. 이 솔루션을 사용하여 금속-산화물-반도체 커패시턴스 모델이 제안되었으며 이 커패시턴스 모델을 이용한 두 가지 애플리케이션이 제시된다. 먼저, 3차원 집적회로 구현을 위한 킵-아웃 존을 결정하는 방법이 제시된다. 실리콘 관통 전극 밀도의 증가는 인접한 반도체 소자에서의 전하 캐리어 이동이 실리콘 관통 전극 주위의 전계에 의해 더 많은 영향을 받도록 한다. 이 전계에 의한 부정적 영향으로 3차원 집적회로 내부의 로직셀들을 보호하기 위해 킵-아웃 존을 설정해야 한다. 둘째, 실리콘 관통 전극에서 발생할 수 있는 결함 중 계면 트랩 전하 밀도 및 측면 비 균일 성을 검출하는 방법이 제시된다. 특히 측면 비 균일성은 절연 물질에서 누설전류의 중요한 원인으로서 알려져 있는 만큼 시스템의 신뢰성을 확보하기 위해서는 실리콘 관통 전극에 측면 비 균일성이 존재하는지를 판별하고 이를 제거하는 방법들이 고안되어야 한다.
