서지주요정보
Clock generation techniques to mitigate supply-noise effect = 공급 잡음 영향를 완화하기 위한 클록 생성 기법
서명 / 저자 Clock generation techniques to mitigate supply-noise effect = 공급 잡음 영향를 완화하기 위한 클록 생성 기법 / Dongin Kim.
저자명 Kim, Dongin ; 김동인
발행사항 [대전 : 한국과학기술원, 2020].
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8036785

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학술문화관(도서관)2층 패컬티라운지(학위논문)

DEE 20096

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초록정보

With CMOS processes scaling, transistor sizes decrease and the integration technology is advanced. Since there are many transistors switching at a wide spectrum of frequencies, the supply voltage suffers from dynamic variations. In particular, as the supply voltage continues to decrease, the problem caused by supply noise becomes more serious. This thesis analyzes the effects of the supply noise of the clock generator and introduces several techniques to minimize the performance degradation caused by these effects. By presenting a solution according to applications, we optimize a clock generation circuit design that can be used in each application. First, for a clock generator that is insensitive to supply noise, we introduce an oscillator that can detect and correct frequency changes due to noise without an external reference clock. This uses a wide bandwidth feedback loop around the oscillator to suppress supply noise without loss of headroom, unlike prior techniques that use a low-dropout regulator. Second, an adaptive clock technique that changes the clock frequency in response to supply noise is presented. This prevents malfunction in applications such as microprocessors and optimizes power and frequency performance. To this end, we introduce a technique to minimize the response time for supply noise by placing the clock modulator after the clock buffer. In addition, it utilizes a background calibration loop that automatically tracks the frequency and supply sensitivity of the clock modulator to maximize frequency performance during supply noise.

CMOS 공정 스케일링으로 인하여 트랜지스터 크기 감소하고 집적도가 높아졌습니다. 이로 인해 시스템 내의 트랜지스터가 스위칭 하는 과정에서 생성되는 잡음 및 서로 다른 주파수로 동작하는 회로가 공존함으로써 유발된 전원 공급 잡음은 시스템의 성능을 제한하는 주 원인이 되었습니다. 본 학위논문에서는 클럭 생성기의 전원 전압 잡음에 의한 영향에 대해 분석하고, 이러한 영향으로 인한 성능 저하를 최소화하기 위한 기법들에 대해 소개한다. 먼저, 전원 전압 잡음에 둔감한 클럭 생성기를 위해 별도의 외부 기준 신호 없이 잡음에 의해 발생한 주파수 변화를 감지하고 교정할 수 있는 발진기를 소개합니다. 이는 헤드 룸 손실이 발생하는 기존의 기술과 달리, 발진기 주변에 넓은 대역폭의 피드백 루프를 사용하므로 헤드 룸 손실 없이 전원 잡음을 억제한다. 또한, 전원 전압 잡음에 반응하여 주파수를 가변 하는 적응 형 클럭 기법이 제시합니다. 이를 통해, 마이크로 프로세서와 같은 어플리케이션에서 전원 전압 잡음에 의한 오작동을 예방하고 전력 및 주파수 성능을 최적화 할 수 있습니다. 이를 위해 클럭 변조기를 클럭 버퍼 이후에 배치하여 잡음에 대응하는 시간을 최소하였다. 더불어, 주파수 성능을 최대화 하기 위해 클럭 변조기의 주파수 및 공급 잡음 민감도를 자동으로 추적하는 루프를 활용합니다.

서지기타정보

서지기타정보
청구기호 {DEE 20096
형태사항 vi, 63 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 김동인
지도교수의 영문표기 : SeongHwan Cho,
지도교수의 한글표기 : 조성환
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 60-63
주제 Clock Genrator
PLL
Adaptive Clocking
Supply Noise
Hybrid PLL
Delta-Sigma
TDC
클럭 생성기
위상 고정 루프
적응형 클럭
공급 전압 잡음
하이브리드 위상 고정 루프
델타-시그마
시간-디지털 변환기
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