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Analysis and design of a low spur phase-locked loop = 낮은 스퍼를 갖는 위상 동기 루프의 분석 및 설계
서명 / 저자 Analysis and design of a low spur phase-locked loop = 낮은 스퍼를 갖는 위상 동기 루프의 분석 및 설계 / Hyojun Kim.
발행사항 [대전 : 한국과학기술원, 2020].
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8036419

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DEE 20065

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초록정보

In this dissertation, two types of low spur frequency synthesizers are proposed. One is a fractional-N digital phase-locked loop (DPLL), and the other is a fractional-N analog phase-locked loop (APLL). For the proposed DPLL, a frequency multiplier time-to-digital converter (FMTDC) and a static phase error canceller (SPEC) are proposed. The FMTDC simultaneously acts as both a frequency multiplier and a time-to-digital converter. The SPEC cancels out the static phase error that causes a reference spur. In the proposed DPLL, the measured integrated RMS jitter is 684.4fs from 100Hz to 40MHz when its output frequency is about 5.4GHz. Its measured reference spur is about -95.4dBc. For the proposed APLL, a dual feedback loop APLL consists of a phase locked loop and a frequency locked loop for reducing the fractional spurs. And, a reduced pulse width frequency-to-voltage converter(F2V) is proposed. In the proposed APLL, the measured integrated RMS jitter is 5.91ps from 100Hz to 40MHz when its output frequency is about 6.1GHz. Its measured fractional spur is reduced about by 14.36dBc when the FLL is turned on.

본 학위논문에서는 분수 분주형 위상 동기 루프에서 스퍼를 낮추는 기법을 다루었으며, 주파수 체배기 기반의 디지털 위상 동기 루프와 이중 궤환 제어 루프 기반의 아날로그 위상 동기 루프를 제안하였다. 주파수 체배기 기반의 디지털 위상 동기 루프는 주파수 체배기 역할과 시간-디지털 변환기 역할을 동시에 수행하는 주파수 체배 시간-디지털 변환기와 기준 주파수 스퍼를 낮추는 역할을 하는 정적 위상 오류 교정기가 제안되었다. 5.4GHz에서 측정된 지터는 100Hz-40MHz 구간에서 684.4fs, 기준 주파수 스퍼는 -95.4dBc 이다. 이중 궤환 제어 루프 기반의 아날로그 위상 동기 루프는 비정수 스퍼를 줄이기 위하여 위상 동기루프와 주파수 동기 루프의 이중 구조로 제안되었으며, 감소된 펄스 폭을 사용한 주파수-전압 변환기가 제안되었다. 6.1GHz에서 측정된 지터는 100Hz-40MHz 구간에서 5.91ps, 제안한 기법을 사용하여 비정수 스퍼가 약 14.36dBc 감소하였다.

서지기타정보

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청구기호 {DEE 20065
형태사항 vii, 77 p. : 삽화 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 김효준
지도교수의 영문표기 : SeongHwan Cho
지도교수의 한글표기 : 조성환
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 75-77
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